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CN101165898A - 半导体装置及其制造方法 - Google Patents

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CN101165898A CNA2007100889580A CN200710088958A CN101165898A CN 101165898 A CN101165898 A CN 101165898A CN A2007100889580 A CNA2007100889580 A CN A2007100889580A CN 200710088958 A CN200710088958 A CN 200710088958A CN 101165898 A CN101165898 A CN 101165898A
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Abstract

本发明提供一种半导体装置及其制造方法，该半导体装置包括：一半导体基底，包括一第一有源区以及一第二有源区；一第一硅化结构，形成于该第一有源区，其中该第一硅化结构具有一第一金属浓度；以及一第二硅化结构，形成于该第二有源区，其中该第二硅化结构具有一第二金属浓度，该第二金属浓度不等于该第一金属浓度。本发明的半导体装置及其制造方法在简化整体CMOS制造工艺整合的同时，达到调整PMOS与NMOS装置之间功能的特性，并且本发明所揭示的技术也可在相同的集成电路中提供具有不同栅极高度的栅极。

Description

半导体装置及其制造方法
技术领域
本发明关于一种半导体装置，特别关于一种通过硅化工艺(silicidation)所形成的具有栅极(gate electrode)的半导体装置。
背景技术
互补式金属氧化物半导体(complementary metal oxide semiconductor，CMOS)装置，例如金属氧化物半导体场效晶体管(field-effect transistors，MONFET)通常使用于超大规模集成电路(VLSI)装置的制造工艺。降低装置的尺寸以及减少功率消耗这两项需求是目前的趋势。降低MOSFET的尺寸便可以改善集成电路的速度性能、密度以及每单位功能的成本。
图1显示形成于基底110上的一种MOSFET。MOSFET通常具有源/漏极区112和栅极116，沟道118形成于源/漏极区112之间，栅极116形成于介电层120上方，间隙壁122形成于栅极116的侧壁，且接触垫或金属硅化物垫124形成于源/漏极区112以及栅极116的上方，源/漏极区112和/或接触垫124可以是凸起的。绝缘沟槽126可以使不同的MOSFET彼此隔离或是使MOSFET与其它装置隔离。
接触垫124提供降低的接触电阻，且通常由金属硅化物所形成。此外，栅极116上的接触垫124以及源/漏极区112上的接触垫124通常通过相同的制造步骤而形成，因此上述两者具有相同的特性。然而，在许多时候会希望源/漏极区112上的金属硅化物部分具有不同的操作特性。
另外，由于半导体装置的尺寸越来越小，因此期望通过使用金属栅极，例如完全金属硅化的栅极，来降低电容有效厚度(capacitance effectivethickness，CET)。公知技术通过在多晶半导体栅极上，通常是多晶硅(poly-Si)材料或是多晶硅锗(poly-SiGe)材料，来执行金属硅化工艺以制造一种具有高导电性的栅极。一般来说，金属硅化反应会将多晶半导体材料转换为高导电性的金属硅化物。在美国专利第6905922号“Dual Fully-Silicided GateMOSFETs”中所揭示的一种具有金属硅化栅极的半导体材料的制造方法，在此作为本说明书的参考文件。
然而，期望发展出一种不同类型的金属或是不同程度的金属硅化工艺，以根据装置及其特性制造不同的功能。因此，需要发展出一种金属硅化物架构，以通过调整或最佳化金属硅化物的特性而使其适用于特定应用系统。
发明内容
有鉴于此，本发明提供具有金属硅化栅极的半导体装置及其制造方法。
本发明实施例提供一种半导体装置，包括：一半导体基底，包括一第一有源区以及一第二有源区；一第一硅化结构，形成于该第一有源区，其中该第一硅化结构具有一第一金属浓度；以及一第二硅化结构，形成于该第二有源区，其中该第二硅化结构具有一第二金属浓度，该第二金属浓度不等于该第一金属浓度。
根据所述的半导体装置，其中该第一硅化结构与该第二硅化结构各包括一晶体管的一晶体管栅极。
根据所述的半导体装置，其中该第一有源区与该第二有源区由一绝缘结构所隔离。
根据所述的半导体装置，其中该第一硅化结构与该第二硅化结构各包括从包含镍、钴、铜、钼、钛、钽、钨、铒、锆、铂、镱、铪、铝、锌以及上述的组合的群组中所挑选出的材料的硅化物。
根据所述的半导体装置，还包括一介电层，形成于该第一硅化结构与该第二硅化结构上。
本发明另一实施例提供一种半导体装置，包括：一绝缘区，形成于一基底，其中该绝缘区使一第一有源区与一第二有源区电性隔离；一第一晶体管，形成于该第一有源区，该第一晶体管包括一第一完全硅化栅极；以及一第二晶体管，形成于该第二有源区，该第二晶体管包括一第二完全硅化栅极，其中该第二完全硅化栅极的高度不等于该第一完全硅化栅极的高度。
根据所述的半导体装置，其中该第一完全硅化栅极以及该第二完全硅化栅极各包括从包含镍、钴、铜、钼、钛、钽、钨、铒、锆、铂、镱、铪、铝、锌以及上述的组合的群组中所挑选出的材料的硅化物。
本发明另一实施例提供一种半导体装置，包括：一基底；一第一晶体管，具有位于该基底上的一第一完全硅化栅极，该第一完全硅化栅极具有一第一高度；以及一第二晶体管，具有位于该基底的一第二完全硅化栅极，该第二完全硅化栅极具有一第二高度，该第一高度与第二高度的高度比不大于1/2。
根据所述的半导体装置，其中该第一完全硅化栅极及该第二完全硅化栅极包括镍硅化合物。
根据所述的半导体装置，其中该第一晶体管为一N型场效应晶体管。
根据所述的半导体装置，其中，该第一晶体管包括：一第一源极区；一第一漏极区；一第一沟道区，位于该第一源极区与该第一漏极区之间；一第一栅极电介质，位于该第一沟道区上；以及该第二晶体管包括：一第二源极区；一第二漏极区；一第二沟道区，位于该第二源极区与该第二漏极区之间；一第二栅极电介质，位于该第二沟道区上。
本发明另一实施例提供一种半导体装置的制造方法，包括：提供一半导体基底，该半导体基底包括一第一有源区以及一第二有源区；在该第一有源区中形成一第一硅化结构，其中该第一硅化结构具有一第一金属浓度；以及在该第二有源区中形成一第二硅化结构，其中该第二硅化结构具有一第二金属浓度，该第二金属浓度不等于该第一金属浓度。
根据所述的半导体装置的制造方法，其中该第一硅化结构与该第二硅化结构各包括从包含镍、钴、铜、钼、钛、钽、钨、铒、锆、铂、镱、铪、铝、锌以及上述的组合的群组中所挑选出的材料的硅化物。
本发明又一实施例提供一种半导体装置的制造方法，包括：提供一基底，该基底包括一第一有源区与一第二有源区；在该第一有源区中形成一第一晶体管，其中该第一晶体管包括一第一完全硅化栅极；以及在该第二有源区中形成一第二晶体管，其中该第二晶体管包括一第二完全硅化栅极，该第二完全硅化栅极的高度不等于该第一完全硅化栅极的高度。
根据所述的半导体装置的制造方法，其中该第一完全硅化栅极与该第二完全硅化栅极各包括从包含镍、钴、铜、钼、钛、钽、钨、铒、锆、铂、镱、铪、铝、锌以及上述的组合的群组中所挑选出的材料的硅化物。
本发明的半导体装置及其制造方法在简化整体CMOS制造工艺(例如相同的阶梯高度、相同的同形膜覆盖率等)整合的同时，达到调整PMOS与NMOS装置之间功能的特性。本发明所揭示的技术也可在相同的集成电路中提供具有不同栅极高度的栅极。
附图说明
图1显示公知的硅化栅极的剖面图。
图2a至图2b显示根据本发明实施例所述的形成硅化半导体结构的剖面图。
图3a至图3e显示根据本发明另一实施例所述的形成硅化栅极的剖面图。
图4a至图4b显示根据本发明另一实施例所述的形成硅化栅极的剖面图。
图5a至图5c显示根据本发明另一实施例所述的形成硅化栅极的剖面图。
其中，附图标记说明如下：
110、208、302基底      112、318源/漏极区
116栅极                118沟道
120介电层              122、320间隙壁
124接触垫              126绝缘沟槽
201、205装置制造区     207、209半导体结构
211、212、213多晶硅层
221、222蚀刻停止层
223硬掩模层            304、306晶体管
307、309栅极叠层       314绝缘结构
316栅极介电层          319源/漏极硅化区
327金属层              340保护层
355光致抗蚀剂层        371、372硅化结构
402接触蚀刻停止层      404层间介电层
507、509栅极叠层       510侧壁密封衬层
512、514完全硅化的结构
具体实施方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出优选实施例，并结合附图，作详细说明如下：
以下将介绍根据本发明所述的优选实施例。必须说明的是，本发明提供了许多可应用的发明概念，所揭示的特定实施例仅是说明实现以及使用本发明的特定方式，不可用以限制本发明的范围。
由于传统完全硅化(fully silicided，FUSI)的工艺方法无法同时控制栅极的高度以及金属硅化物成分，因此本发明实施例通过多层多晶硅工艺来解决此问题。在详细说明本发明实施例之前，参照图2a与图2b，这两个图对本发明实施例做了概括的说明。
本发明实施例提供硅化半导体架构及其制造方法。图2a与图2b说明本发明第一实施例。参照图2a，半导体基底208上具有第一装置制造区201以及第二装置制造区205。装置制造区中可包括在硅晶片中适当掺杂的有源区，在其中可形成NMOS与PMOS晶体管。
在第一与第二装置制造区201与205中形成第一与第二半导体结构207与209。每个结构包括形成于基底208上方的第一多晶硅层211，形成于第一多晶硅层211上方的第二多晶硅层212，以及形成于第二多晶硅层212上方的第三多晶硅层213。多晶硅层可通过传统方法形成以及图案化。第一结构207优选为在第一与第二多晶硅层211与212之间还包括第一蚀刻停止层(ESL)221。同样的，第二结构209在第二与第三多晶硅层212与213之间还包括第二蚀刻停止层222。请参照图3a至图3e，第三多晶硅层213在许多实施例中是非必要的，因此可以将第三多晶硅层213从第一结构207与第二结构209中移除。
第一与第二蚀刻停止层221与222优选为包括包含硅、氮、氧以及碳的一层，该层更优选为包含氧化硅、氮化硅或是氮氧化硅。蚀刻停止层可在温度为250至1000℃之间且含氧和/或含硅和/或含氮气体的环境下通过例如氧化物成长法、化学气相沉积法或是物理气相沉积法而形成。蚀刻停止层221与222的厚度优选约为10至200埃，更优选约20至50埃。
请参考图2b，对第一结构207的叠层进行回蚀刻(etch back)至第一多晶硅层211，并且对第二结构209的叠层进行回蚀刻至第二多晶硅层212。以下将说明这些步骤可立即且同时完成，请再次参照图2a，通过使用适当的蚀刻工艺在单一蚀刻步骤中将第一结构207的多晶硅层213与212移除。同时，从第二结构209对多晶硅层213进行蚀刻，但是蚀刻停止于蚀刻停止层222。接下来，再次使用适当的蚀刻工艺同时对第一结构207的第一蚀刻停止层221以及第二结构209的第二蚀刻停止层222进行蚀刻。由于第二蚀刻工艺是选择性地对蚀刻停止层进行蚀刻，因此蚀刻将停止于第二结构209的第二多晶硅层212以及第一结构207的第一多晶硅层211。如此产生的结构就是所谓的3-D多晶硅栅极结构，在3-D多晶硅栅极结构上同时形成的结构207与209具有不同的高度。
图3a至图3e显示根据本发明实施例所述的在MOSFET装置中的硅化栅极。以下说明根据本发明实施例所述的金属氧化物半导体场效晶体管MOSFET的结构及其制造方法。此实施例的连续步骤仅为了方便说明并非用以限定本发明的范围。例如，可以不同的顺序来进行某些步骤，但仍不脱离本发明的范围。此外，并非进行所有的步骤才可以实现本发明。另外，根据本发明实施例所述的结构与方法的实现可与其它未显示的半导体结构相关。
请参照图3a，在图3a中的基底302上有第一晶体管304以及第二晶体管306，图3a显示晶体管304与306的中间工艺结构，其工艺步骤将进一步说明，为了方便说明，这些中间工艺结构将简称为晶体管304与306。第一晶体管304包括第一栅极叠层307，第一栅极叠层307根据上述实施例形成，包括形成于基底302上的第一多晶硅层211，形成于第一多晶硅层211上的第一蚀刻停止层221，形成于第一蚀刻停止层221上的第二多晶硅层212，以及形成于第二多晶硅层212上的第三多晶硅层213。第二晶体管306包括第二栅极叠层309，第二栅极叠层309根据上述实施例形成，包括形成于基底302上的第一多晶硅层211，形成于第一多晶硅层211上的第二多晶硅层212，形成于第二多晶硅层212上的第二蚀刻停止层222，以及形成于第二蚀刻停止层222上的第三多晶硅层213。如上所述，多晶硅层213并非必要的元件。然而，多晶硅层213的优点是可以在接下来的工艺步骤中增加虚置(dummy)多晶硅栅极叠层的厚度。多晶硅层与蚀刻停止层可通过所属领域技术人员所知道的方法而形成以及图案化。
蚀刻第一晶体管304以及第二晶体管306还包括具有源/漏极硅化区319的源/漏极区318、分别形成于第一及第二栅极叠层307、309与基底302之间的栅极介电层316。间隙壁320沿着栅极叠层的侧壁形成。此实施例可选择性的包括在蚀刻停止层移除步骤中使用在第一间隙壁层中不同的密封层来保护间隙壁。绝缘结构314将第一晶体管304与第二晶体管306彼此隔离或隔离其它结构。
基底302优选为块状(bulk)半导体基底，通常会将基底进行掺杂使其浓度范围为1015离子/立方厘米至1018离子/立方厘米之间，或者基底302可为硅覆盖绝缘层(SOI)基底。其它基底材料例如锗、石英、蓝宝石、玻璃以及硅锗外延层，这些材料可选择性的作为基底302或是部分的基底302。图3a所显示的结构可包括NMOS结构、PMOS结构或是两者的组合，例如CMOS装置。实际上，叠层307这样的排列通常用来形成NMOS装置，而叠层309通常用来形成PMOS装置。这是因为个别栅极的功能可通过调整接下来形成的硅化物而调整。如上所述，叠层307与叠层309的硅化材料的成分将会有所不同。所属领域技术人员可选择适当多晶硅层与硅化金属的组合来实现栅极结构的期望功能。
栅极介电层316可包括氧化硅，其介电常数约为3.9。栅极介电层316也可包括具有介电常数大于氧化硅的材料。这类的电介质通常又叫做高介电常数电介质。适合的高介电常数电介质包括Ta2O5、TiO2、Al2O3、ZrO2、HfO2、Y2O3、LaO3，以及上述的铝酸盐与硅酸盐。其它高介电常数电介质可包括HfSiOX、HfAlOX、ZrO2、Al2O3，锶钡化合物例如钛酸锶钡，含铅化合物例如PbTiO3，或类似化合物例如BaTiO3、SrTiO3，PbZrO3，PST，PZN，PZT，PMN，金属氧化物，金属硅酸盐，金属氮化物或上述的组合以及叠层。根据本发明实施例，高介电常数电介质层316的厚度通常约为1至100埃，优选为小于50埃。优选地，使用非等离子体制造工艺避免以形成由等离子体破坏表面所产生的陷阱(trap)，优选的制造工艺包括蒸镀(EvaporationDeposition)、溅镀(sputtering)、化学气相沉积、物理气相沉积、金属有机物化学气相沉积以及原子层沉积(ALD)。
现在参照图3b，图3b显示在图3a的中间装置上形成保护层340以及如光致抗蚀剂层355的屏蔽层之后的中间工艺结构。保护层340优选为顺应性(conformally)沉积于源/漏极区以及多晶硅叠层上的氧化物或氮化物，例如硅氧化物、硅氮化物、硅氮氧化物。接下来，光致抗蚀剂层355沉积于多晶硅叠层结构的上方。如图3b所示，对光致抗蚀剂层355以及部分形成于多晶硅叠层上的保护层340进行回蚀刻，以暴露出多晶硅层213。这个回蚀刻工艺通过两个步骤来完成，举例而言，第一灰化(ashing)步骤可以将光致抗蚀剂层355的表面降低至保护层340的表面。接下来，第二湿蚀刻步骤可移除防护层340暴露的部分。值得注意的是，剩余的光致抗蚀剂层355用以保护部分位于源/漏极区上的防护层340，使得这些防护层340不会在湿蚀刻步骤中被移除。值得注意的是，若硬掩模层223仍旧位于多晶硅叠层的上方，则硬掩模层223可在湿蚀刻工艺中被移除，硬掩模层223可以是栅极叠层图案化工艺的剩余物。在对保护层340和/或硬掩模层223进行回蚀刻后可以将光致抗蚀剂层335移除。
接下来，请参照图3c，在第一多晶硅叠层307(如图3a所示)中形成第一凹槽，并且在第二多晶硅叠层309(如图3a所示)中形成第二凹槽。形成第一凹槽可包括在第一蚀刻步骤中移除多晶硅层213与212并且停止于蚀刻停止层221(如图3b所示)。在此时，同时将多晶硅层213从第二多晶硅叠层309移除，但是蚀刻将会停止于蚀刻停止层222(参照图3b)，蚀刻停止层222用来保护叠层309中的多晶硅层212(参照图3b)。接下来，蚀刻停止层221与222可通过适当的蚀刻剂同时被蚀刻。值得注意的是，由于选择适当的材料作为蚀刻停止层221与222，此材料与多晶硅具有高蚀刻选择比，因此在移除蚀刻停止层221与222时，位于蚀刻停止层221下方的多晶硅层211以及蚀刻停止层222下方的多晶硅层212将不会被蚀刻，或者在过蚀刻的情况下只会被些微的蚀刻。移除蚀刻停止层以及多晶硅层可包括例如以H2SO4、HCl、H2O2、NH4OH、HF执行蚀刻，移除多晶硅层也可使用干蚀刻。图3c显示产生的结构，其中叠层307只剩下单一的多晶硅层211，叠层309只剩下两个多晶硅层211与212。
值得注意的是，侧壁间隙壁320可能会在移除蚀刻停止层221与222的期间受到影响(假设间隙壁与蚀刻停止层使用相同的材料)。在形成侧壁间隙壁之前可以在个别多晶硅叠层的侧壁形成侧壁密封层。举例而言，当侧壁间隙壁320与蚀刻停止层221和222均为氧化物，在形成侧壁间隙壁之前可以在多晶硅叠层的侧壁形成薄的氮化物密封层。在移除蚀刻停止层221与222的过程中，该氮化层将可用来保护侧壁间隙壁320使其免于在去除蚀刻停止层221与222过程中受到影响。
请参照图3d，接着金属327填满对应于第一与第二晶体管304与306的凹槽，以在后续工艺中形成硅化物。金属层327可通过传统的沉积技术而形成，例如蒸发、溅射沉积或是化学气相沉积(CVD)。金属层327的厚度优选为约10至700埃，更优选约10至500埃。金属层327可以为单一层或是多层，金属层327可包括任何的硅化工艺金属，例如镍、钴、铜、钼、钛、钽、钨、铒、锆、铂、镱或是上述的组合。
接下来，对图3d的结构进行硅化工艺，使得金属层327与各自下方的多晶硅层反应以形成第一与第二硅化结构371与372，如图3e所示。硅化结构的成分取决于硅化工艺前多晶硅与金属层的相对数量。值得注意的是，在此实施例中，硅化结构371与硅化结构372具有相同的高度。原因如下，假设金属层327为镍，由金属层327与唯一的多晶硅层211所形成的硅化结构371具有相对多的镍，众所皆知，富含镍的硅化结构(如Ni2Si)其厚度约为原始多晶硅膜211厚度的2.2倍。相反的，由金属层327与多晶硅层211和212所形成的硅化结构372具有相对少的镍(可称为少镍膜)，相比于富含镍的硅化结构371，硅化结构372的厚度约为原始多晶硅膜厚度的1.2倍。这就是为什么即使结构371由两层(金属层327与多晶硅层211)所形成而结构372由三层(金属层327、多晶硅层211与212)所形成，但是硅化物的高度仍大致相同的原因。虽然本发明实施例的金属层327以镍为例，然而此原理也可适用于其它金属，只是特定的厚度比例将会根据所选择的金属材料而有所不同。
硅化工艺330可通过在温度约为200至1100℃的优选为包括氮的钝气环境下进行退火约0.1至300秒，更优选为在温度约为250至750℃进行退火约1至200秒。另外，可以进行额外的快速热退火(RTA)工艺以产生相变化形成低电阻硅化物。特别注意的是，以CoSi2与TiSi2为例，额外的RTA工艺优选为在温度约为300至1100℃且进行约0.1至300秒，更优选为在温度约为750至1000℃下进行。通过湿式清洗工艺可移除硅化工艺中未反应的金属层327，之后所产生的结构显示于图3e。
如上所述，金属硅化物327可以为单一层或是多层，且可包括任何的硅化金属，例如镍、钴、铜、钼、钛、钽、钨、铒、锆、铂、镱或是上述的组合。
本发明实施例可与传统在源/漏极区318形成硅接触区的方法结合，可以同时或分别对栅极与接触区进行硅化工艺。在此实施例中，硅化栅极可同时以不同高度的多晶硅形成，这样的工艺可以分别对每个栅极执行最佳化，以达到特定的功能以及期望的操作特性，例如使晶体管的功能有所不同。
在形成硅化栅极之后，中间工艺的半导体装置可根据传统的制造方法完成。例如，所属领域技术人员均了解接触蚀刻停止层(优选为氮化硅)形成于基底表面并接着形成层间介电层材料。
图4a与图4b显示本发明的另一实施例，图4a显示在图3a的装置上沉积接触蚀刻停止层(contact etch stop layer，CESL)402。CESL 402是通过化学气相沉积或是等离子体辅助化学气相沉积来沉积氮化硅。图4a也显示沉积于装置上的层间介电层(inter-layer dielectric，ILD)404。ILD层404为旋涂式玻璃(Spin-on-glass，SOG)、高密度等离子体氧化物等等。
接下来，对ILD层404进行化学机械研磨(chemical mechanical polish，CMP)，使得ILD层的上表面降低并且平坦。当CMP工艺到达CESL 402的上表面且在栅极叠层307与309上的部分CESL 402被移除时，仍继续执行CMP工艺。同样的，假设多晶硅叠层上仍有硬掩模层223，则CMP工艺继续进行以移除硬掩模层223。图4b显示完成CMP工艺后的结构，其中叠层307与309中的多晶硅层213均暴露出来。接着可进行如同图3c至图3e的工艺，但不同之处在于ILD层404可用来保护源极与漏极区。在移除多晶硅层213与212(叠层307)或是213(叠层309)之后，便接着移除蚀刻停止层221(叠层307)以及222(叠层309)。接下来，将金属层327分别沉积于叠层上并且与下方的多晶硅层211(叠层307)或212(叠层309)反应。所属领域技术人员均了解，接下来可将未反应的金属移除，且工艺可持续形成额外的ILD材料，在ILD层中形成接触插塞，并且与接下来形成的金属内连线连接。
上述实施例利用不同的栅极叠层经硅化工艺形成相同的栅极高度。本发明的优点是，在简化整体CMOS制造工艺(例如相同的阶梯高度、相同的同形膜覆盖率等)整合的同时，达到调整PMOS与NMOS装置之间功能的特性。根据本发明另一实施例，本发明所揭示的技术也可在相同的集成电路中提供具有不同栅极高度的栅极。
图5a至图5c显示根据本发明另一实施例所述的具有不同栅极高度的结构。在图5a中，第一多晶硅叠层507包括栅极介电层316、第一多晶硅层211、第一蚀刻停止层221、第二多晶硅层212、第三多晶硅层213以及硬掩模层223。如上所述，硬掩模层223用以对栅极叠层507与509进行图案化，并且可以在接下来的任何步骤中移除。图5a显示侧壁密封间隙壁或侧壁密封衬层(liner)510，这些侧壁密封衬层510可以在移除蚀刻停止层221和/或222时保护侧壁间隙壁320。值得注意的是，叠层509的三个多晶硅层211、212与213均在蚀刻停止层222的下方，这样表示在移除叠层507的多晶硅层213期间，这三层仍然被保留下来(没有被移除)。图5b显示移除多晶硅层后的结构。
图5b也显示沉积于结构上的金属层512。在前面的实施例中的金属层为镍层，但金属层也可以是钴、铜、钼、钛、钽、钨、铒、锆、铂、镱或是上述的组合。
接下来，图5c显示金属层512与下方的多晶硅层反应而分别形成具有不同栅极高度的完全硅化的结构512与514。然而，所取得的完全硅化的结构的栅极结构可具有多样的高度。所属领域技术人员可根据以上实施例的说明及重复试验获得不同高度的完全硅化结构，例如栅极结构。根据本发明另一实施例，第一完全硅化栅极的高度与第二完全硅化栅极的高度之间的比值不会超过1/2。尽管栅极结构具有不同的硅化物成分与不同的高度，然而，具有相同硅化物成分但不同栅极高度的结构仍在本发明的精神和范围内。在本发明另一实施例中，不需要进行硅化工艺即可制造出具有不同栅极高度的栅极结构。
本发明虽以优选实施例揭示如上，然而其并非用以限定本发明的范围，所属领域技术人员，在不脱离本发明的精神和范围内，可做些许的更动与润饰，因此本发明的保护范围应当视后附的权利要求所界定的范围为准。

Claims (15)

1.一种半导体装置，包括：
一半导体基底，包括一第一有源区以及一第二有源区；
一第一硅化结构，形成于该第一有源区，其中该第一硅化结构具有一第一金属浓度；以及
一第二硅化结构，形成于该第二有源区，其中该第二硅化结构具有一第二金属浓度，该第二金属浓度不等于该第一金属浓度。
2.如权利要求1所述的半导体装置，其中该第一硅化结构与该第二硅化结构各包括一晶体管的一晶体管栅极。
3.如权利要求1所述的半导体装置，其中该第一有源区与该第二有源区由一绝缘结构所隔离。
4.如权利要求1所述的半导体装置，其中该第一硅化结构与该第二硅化结构各包括从包含镍、钴、铜、钼、钛、钽、钨、铒、锆、铂、镱、铪、铝、锌以及上述的组合的群组中所挑选出的材料的硅化物。
5.如权利要求1所述的半导体装置，还包括一介电层，形成于该第一硅化结构与该第二硅化结构上。
6.一种半导体装置，包括：
一绝缘区，形成于一基底，其中该绝缘区使一第一有源区与一第二有源区电性隔离；
一第一晶体管，形成于该第一有源区，该第一晶体管包括一第一完全硅化栅极；以及
一第二晶体管，形成于该第二有源区，该第二晶体管包括一第二完全硅化栅极，其中该第二完全硅化栅极的高度不等于该第一完全硅化栅极的高度。
7.如权利要求6所述的半导体装置，其中该第一完全硅化栅极以及该第二完全硅化栅极各包括从包含镍、钴、铜、钼、钛、钽、钨、铒、锆、铂、镱、铪、铝、锌以及上述的组合的群组中所挑选出的材料的硅化物。
8.一种半导体装置，包括：
一基底；
一第一晶体管，具有位于该基底上的一第一完全硅化栅极，该第一完全硅化栅极具有一第一高度；以及
一第二晶体管，具有位于该基底上的一第二完全硅化栅极，该第二完全硅化栅极具有一第二高度，该第一高度与该第二高度的高度比不大于1/2。
9.如权利要求8所述的半导体装置，其中该第一完全硅化栅极及该第二完全硅化栅极包括镍硅化合物。
10.如权利要求8所述的半导体装置，其中该第一晶体管为一N型场效应晶体管。
11.如权利要求8所述的半导体装置，其中：
该第一晶体管包括：
一第一源极区；
一第一漏极区；
一第一沟道区，位于该第一源极区与该第一漏极区之间；
一第一栅极电介质，位于该第一沟道区上；以及
该第二晶体管包括：
一第二源极区；
一第二漏极区；
一第二沟道区，位于该第二源极区与该第二漏极区之间；
一第二栅极电介质，位于该第二沟道区上。
12.一种半导体装置的制造方法，包括：
提供一半导体基底，该半导体基底包括一第一有源区以及一第二有源区；
在该第一有源区中形成一第一硅化结构，其中该第一硅化结构具有一第一金属浓度；以及
在该第二有源区中形成一第二硅化结构，其中该第二硅化结构具有一第二金属浓度，该第二金属浓度不等于该第一金属浓度。
13.如权利要求12所述的半导体装置的制造方法，其中该第一硅化结构与该第二硅化结构各包括从包含镍、钴、铜、钼、钛、钽、钨、铒、锆、铂、镱、铪、铝、锌以及上述的组合的群组中所挑选出的材料的硅化物。
14.一种半导体装置的制造方法，包括：
提供一基底，该基底包括一第一有源区与一第二有源区；
在该第一有源区中形成一第一晶体管，其中该第一晶体管包括一第一完全硅化栅极；以及
在该第二有源区中形成一第二晶体管，其中该第二晶体管包括一第二完全硅化栅极，该第二完全硅化栅极的高度不等于该第一完全硅化栅极的高度。
15.如权利要求14所述的半导体装置的制造方法，其中该第一完全硅化栅极与该第二完全硅化栅极各包括从包含镍、钴、铜、钼、钛、钽、钨、铒、锆、铂、镱、铪、铝、锌以及上述的组合的群组中所挑选出的材料的硅化物。
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