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CN101132006B - 半导体器件及其制造方法 - Google Patents

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CN101132006B CN2007101282147A CN200710128214A CN101132006B CN 101132006 B CN101132006 B CN 101132006B CN 2007101282147 A CN2007101282147 A CN 2007101282147A CN 200710128214 A CN200710128214 A CN 200710128214A CN 101132006 B CN101132006 B CN 101132006B
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Abstract

本发明提供一种半导体器件及其制造方法，能够提高采用MONOS方式的分离栅极型存储单元的抗改写性。选择栅极(8)下端部附近的底部氧化膜(9a)和氮化硅膜(9b)的界面与硅衬底(1)(p型阱3)和栅极绝缘膜(7)的界面的高度相同，或位于其上方(d≥0)。另外，栅极绝缘膜(7)和底部氧化膜(9a)在选择栅极(8)下端部附近连续且光滑地连接。根据该结构，能缓和写入时注入到氮化硅膜(9b)的电子分布的局部存在化，减少由热空穴清除而产生的电子残留。因此，能够抑制因改写而产生的电子残留量的增加速率，并且在清除时能抑制阈值电压不会下降到预定电压的问题。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造技术，尤其涉及可有效应用于具有可电改写的非易失性存储器的半导体器件及其制造的技术。
背景技术
在单一的硅衬底上混装有可电改写的非易失性存储器和微型计算机的半导体器件被作为组装型微型计算机而广泛应用于工业用机械、家电、汽车装载装置等。
上述半导体器件的非易失性存储器是存储微型计算机所需要的程序并随时读出来使用的器件，作为适应于这种混装的非易失性存储器的单元结构，可以列举出串联连接有选择MOS(Metal OxideSemiconductor：金属氧化物半导体)晶体管和存储MOS晶体管的分离栅极(split gate)型存储单元。
众所周知，分离栅极型存储单元中尤其是利用自调整技术在选择MOS晶体管的栅电极(以下称为选择栅极)的侧壁配置有存储MOS晶体管的栅电极(以下称为存储栅极)的存储单元结构，能够使存储栅极的栅极长度缩小至光刻法(lithography)的最小分辩尺寸以下，因此与在以光致抗蚀剂为掩模的蚀刻中单独地形成选择栅极和存储栅极的存储单元结构相比，能够实现微小的存储单元(例如，专利文献1、非专利文献1)。
构成分离栅极型存储单元的两种MOS晶体管中的存储MOS晶体管通过在其栅极绝缘膜上保持电荷来存储信息，该电荷的保持方式主要有两种。一种是对栅极绝缘膜的一部分使用电孤立的导电性多晶硅膜的浮置栅极方式(例如专利文献2、非专利文献2)，另一种是在如氮化硅膜那样的具有蓄积电荷的性质的绝缘膜上蓄积电荷的MONOS(Metal Oxide Nitride Oxide Semiconductor：金属氮氧化物半导体)方式(例如，专利文献1、非专利文献1)。
无论上述两种电荷保持方式的哪一种，都是在蓄积电荷的区域和硅衬底之间插入绝缘性好的氧化硅膜。然而，在浮置栅极方式中，当在该氧化硅膜产生局部性的渗漏通道(leak path)时，保持电荷通过该渗漏通道泄漏到衬底侧，因而存在不能保持电荷这样的问题。而在MONOS方式中，由于在作为电荷保持膜的绝缘膜中保持电荷被空间性地离散，只有渗漏通道周围的保持电荷发生泄漏，因此有不会极端地降低电荷保持寿命这样的优点。
图28表示利用自调整技术的分离栅极型存储单元中、采用MONOS方式作为电荷保持方式的存储单元的剖面结构。存储单元由选择MOS晶体管和存储MOS晶体管构成。存储栅极31在形成了选择栅极32后在其侧壁隔着栅极绝缘膜33自调整而形成。选择MOS晶体管的栅极绝缘膜34由氧化硅膜构成，存储MOS晶体管的栅极绝缘膜33由依次层叠了作为第一电位阻挡膜的底部氧化膜33a、作为电荷保持膜的氮化硅膜33b、作为第二电位阻挡膜的顶部氧化膜33c构成。虽然未图示，但选择栅极32连接在选择栅极线上，存储栅极31连接在字线上。另外，选择MOS晶体管的源极区域35连接在公共源极线上，存储MOS晶体管的漏极区域36连接在数据线上。
对存储单元的写入，在使选择MOS晶体管为导通状态的同时对存储MOS晶体管的漏极区域36和存储栅极31施加预定的电压来进行。此时，若给予选择MOS晶体管和存储MOS晶体管的边界区域以产生高电场的条件，则在该区域的硅衬底30的表面上产生热电子，其一部分被注入到存储栅极31侧(SSI：Source Side Injection，源极侧注入)。该注入热电子被存储MOS晶体管的栅极绝缘膜33的一部分即氮化硅膜33b俘获并写入信息。另一方面，信息的清除通过以下方式来进行，即分别对存储栅极31施加负偏压、对漏极区域36施加正偏压并使用能带间隧道注入来产生热空穴，将该热空穴注入到氮化硅膜33b中和电子(热空穴的清除)。
另外，为了谋求上述写入动作的效率，已知有如图29所示那样使成为电荷保持膜的氮化硅膜33b的下部面位于选择MOS晶体管的栅极绝缘膜34和硅衬底1的界面的下方的结构(例如，专利文献3、专利文献4)。
专利文戏1：日本特开2003-046002号公报
专利文献2：日本特开2004-363122号公报
专利文献3：日本特开2004-186663号公报
专利文献4：日本特开2001-168219号公报
非专利文献1：1997年シンポジウム·才ン·VLSIテクノロジ—·ダイジエスト·ォブ·テクニカル·ペ—パ—ズ、第63頁～第64頁(1997symposium on VLSI Technology Digest of Technical Papers(1997)pp.63-64)
非专利文献2：2000年シンポジウム·才ン·VLSIテクノロジ—·ダイジ工スト·ォブ·テクニカル·ペ—パ—ズ、第120頁～第121頁(2000symposium on VLSI Technology Digest of Technical Papers(2000)pp.120-121)
发明内容
本发明人等在开发上述MONOS方式的分离栅极型存储单元的过程中发现了随着信息写入次数的增多而在清除时阈值电压不会减小到预定值的现象(电子的残留)。这样的现象使清除时所需要的空穴注入量增大，加快由清除动作引起的底部氧化膜的劣化，因而导致限制改写次数。
本发明人等在详细分析了上述电子的残留现象后，得知原因在于电荷保持膜中的写入电子的空间分布和清除时的空穴的注入位置不同。用图30来说明该现象。图30是图28的用箭头表示的矩形区域的放大图。
写入时产生热电子的区域是电分离选择栅极32和存储栅极31的区域的正下方。从此处向氮化硅膜33b注入的电子从该注入位置被优先俘获。因此，写入电子分布有局部存在化的倾向。
另一方面，清除时，从存储MOS晶体管的漏极区域36的端部向箭头方向注入热空穴。被注入的空穴受到存储栅极31的电场的影响而略微扩散到选择MOS晶体管侧，但被俘获的空穴的密度在离开注入端时急剧下降。因此，由于离开写入电子的空间分布，因而没有完全清除局部存在的电子，从而产生电子的残留现象。
发明人等进一步分析了产生电子和空穴的俘获位置差异的原因，其结果是，明确了当成为电荷保持膜的氮化硅膜33b的一部分位于选择栅极32的栅极绝缘膜34和硅衬底1的界面的下方时尤其显著。这是因为被注入的电子在底部氧化膜33a中不发生扩散而直接进入到氮化硅膜33b中，局部存在于从空穴被注入的位置到最远的位置。
氮化硅膜33b和硅衬底1表面的上下位置关系是起因于确保如下的处理界限(process margin)。在形成存储MOS晶体管的工序之前存在利用干蚀刻来清除选择MOS晶体管的栅极绝缘膜34和栅电极材料的工序。在该干蚀刻工序中，为了保证在晶片整个面上的清除而需要进行过蚀刻，因此硅衬底1表面的一部分成为被凹刻的形状。当在存在该凹刻的状态下利用热氧化法形成底部氧化膜33a时，氧化从硅衬底1的表面向内部进展，因而成为被深凹刻的形状。因此，当此后形成成为电荷保持膜的氮化硅膜33b时，其一部分置位于选择MOS晶体管的栅极绝缘膜34与硅衬底1的界面的下方。
本发明的目的在于提供一种提高采用MONOS方式的分离栅极型存储单元的抗改写性的技术。
本发明的上述以及其他的目的和新特征通过本说明书的叙述和附图将得以明确。
下面，简单说明在本申请中公开的发明中具有代表性的发明概要。
本发明的半导体器件包括在第一导电型半导体衬底主面的第一方向和与上述第一方向垂直的第二方向上呈矩阵状配置的多个存储单元，上述多个存储单元分别包括隔着第一栅极绝缘膜形成在上述半导体衬底上的选择栅极；形成于上述选择栅极的一个侧壁、隔着第二栅极绝缘膜与上述选择栅极和上述半导体衬底绝缘的存储栅极；形成在上述选择栅极附近的上述半导体衬底上的由第二导电型半导体区域构成的源极区域；以及形成在上述选择栅极附近的上述半导体衬底上的由第二导电型半导体区域构成的漏极区域，上述第二栅极绝缘膜至少由电位阻挡膜、层叠在上述电位阻挡膜上的电荷保持膜构成，上述选择栅极下端部附近的上述电位阻挡膜和上述电荷保持膜的界面，与上述半导体衬底和上述第一栅极绝缘膜的界面高度相同，或位于其上方。
另外，本发明提供一种半导体器件的制造方法，该半导体器件包括在第一导电型半导体衬底主面的第一方向和与上述第一方向垂直的第二方向上呈矩阵状配置的多个存储单元，上述多个存储单元分别包括隔着第一栅极绝缘膜形成在上述半导体衬底上的选择栅极；形成于上述选择栅极的一个侧壁、隔着第二栅极绝缘膜与上述选择栅极和上述半导体衬底绝缘的存储栅极；形成在上述选择栅极附近的上述半导体衬底上的由第二导电型半导体区域构成的源极区域；以及形成在上述选择栅极附近的上述半导体衬底上的由第二导电型半导体区域构成的漏极区域，上述第二栅极绝缘膜至少由电位阻挡膜、层叠在上述电位阻挡膜上的电荷保持膜构成，上述半导体器件的制造方法包括：(a)隔着上述第一栅极绝缘膜在上述半导体衬底上形成上述选择栅极的步骤；(b)以覆盖上述半导体衬底和上述选择栅极的各自的表面的方式至少形成包含上述电位阻挡膜和上述电荷保持膜的上述第二栅极绝缘膜的步骤；(c)通过对形成在上述第二栅极绝缘膜上的导电膜进行图案形成而在上述选择栅极的一个侧壁上形成上述存储栅极的步骤；(d)通过对上述第二绝缘膜进行图案形成而在上述选择栅极的上述侧壁与上述存储栅极之间和上述半导体衬底与上述存储栅极之间保留上述第二栅极绝缘膜的步骤；以及(e)通过对上述半导体衬底导入杂质而在上述选择栅极附近的上述半导体衬底上形成由上述第二导电型半导体区域构成的源极区域，并在上存储栅极附近的上述半导体衬底上形成由上述第二导电型半导体区域构成的漏极区域的步骤，在上述(b)步骤中，形成上述第二栅极绝缘膜，以使上述选择栅极下端部附近的上述电位阻挡膜和上述电荷保持膜的界面与上述半导体衬底和上述第一栅极绝缘膜的界面高度相同，或位于其上方。
简单说明本申请所公开的发明中由代表性的发明所得到的效果，如下所述。
本发明能够提供存储单元的抗改写性。
附图说明
图1是表示本发明一实施方式的半导体器件的存储阵列区域的主要部分俯视图。
图2是沿图1的A-A线剖视图。
图3是放大示出图2的一部分的剖视图。
图4是表示本发明一实施方式的半导体器件的制造方法的主要部分剖视图。
图5是表示接着图4的半导体器件的制造方法的主要部分剖视图。
图6是表示接着图5的半导体器件的制造方法的主要部分剖视图。
图7是表示接着图6的半导体器件的制造方法的主要部分剖视图。
图8是表示接着图7的半导体器件的制造方法的主要部分剖视图。
图9是放大示出图8的一部分的剖视图。
图10是表示接着图8的半导体器件的制造方法的主要部分剖视图。
图11是放大示出图10的一部分的剖视图。
图12是表示接着图10的半导体器件的制造方法的主要部分剖视图。
图13是放大示出图10的一部分的剖视图。
图14是表示接着图12的半导体器件的制造方法的主要部分剖视图。
图15是表示接着图14的半导体器件的制造方法的主要部分剖视图。
图16是表示接着图15的半导体器件的制造方法的主要部分剖视图。
图17是表示接着图16的半导体器件的制造方法的主要部分剖视图。
图18是表示接着图16的半导体器件的制造方法的主要部分剖视图。
图19是表示接着图16的半导体器件的制造方法的主要部分剖视图。
图20是对本发明一实施方式的半导体器件和现有的半导体器件的抗改写性进行比较的图表。
图21是对本发明一实施方式的半导体器件和现有的半导体器件的电荷保持特性进行比较的图表。
图22是放大示出本发明另一实施方式的半导体器件的一部分的剖视图。
图23是表示本发明另一实施方式的半导体器件的制造方法的主要部分剖视图。
图24是表示本发明另一实施方式的半导体器件的制造方法的主要部分剖视图。
图25是表示接着图24的半导体器件的制造方法的主要部分剖视图。
图26是表示接着图25的半导体器件的制造方法的主要部分剖视图。
图27是表示接着图26的半导体器件的制造方法的主要部分剖视图。
图28是现有的半导体器件的主要部分剖视图。
图29是现有的半导体器件的主要部分剖视图。
图30是放大示出图28的一部分的剖视图。
具体实施方式
以下，根据附图详细说明本发明的实施方式。在用于说明实施方式的全部附图中，原则上对相同的部件标记相同的符号并省略其重复的说明。
<实施方式1>
图1是表示本发明实施方式1的半导体器件的存储阵列区域的主要部分俯视图，图2是沿图1的A-A线的剖视图，图3是放大示出图2的一部分的剖视图(用箭头表示的矩形区域)。为了容易观察存储阵列区域的结构，图1省略了对一部分部件的图示。
本实施方式的半导体器件包含具有MONOS方式的分离栅极型存储单元的非易失性半导体存储器件。分离栅极型存储单元由形成在p型硅衬底1(以下简称为衬底)的p型阱3的选择MOS晶体管和存储MOS晶体管构成。选择MOS晶体管的栅电极(选择栅极8)由n型多晶硅膜构成，形成在由氧化硅膜构成的栅极绝缘膜7上。另外，存储MOS晶体管的栅电极(存储栅极10)由n型多晶硅膜构成，配置在选择栅极8的一个侧壁上。虽然省略图示，但选择栅极8连接在选择栅极上，存储栅极10连接在字线上。
存储栅极10的一部分形成在选择栅极8的一个侧壁上，其他部分隔着形成在p型阱3上的截面L字形状的栅极绝缘膜9而与选择栅极8和p型阱3电分离。栅极绝缘膜9由两层电位阻挡膜(底部氧化膜9a和顶部氧化膜9c)和形成在其间的电荷保持膜(氮化硅膜9b)构成。
在选择栅极8附近的p型阱3处形成有作为存储单元的漏极区域发挥作用的n+型半导体区域15。该n+型半导体区域(漏极区域)15连接在数据线(DL)上。数据线(DL)形成在覆盖存储单元的层间绝缘膜17上，通过接触孔18内的插头19与n+型半导体区域(漏极区域)电连接。数据线(DL)由以铝合金为主体的金属膜构成，插头由以钨为主体的金属膜构成。另一方面，在存储栅极10附近的p型阱3处形成有作为存储单元的源极区域发挥作用的n+型半导体区域15。该n+型半导体区域(源极区域)15连接在公共源极线SL上。
在与n+型半导体区域(漏极区域)15邻接的区域的p型阱3处形成有杂质浓度比n+型半导体区域15低的n-型半导体区域12。n-型半导体区域12是用于缓和n+型半导体区域(源极区域)15端部的高电场、使存储MOS晶体管成为LDD(Lightly Doped Drain：轻掺杂漏极)结构的扩展区域。另外，在与n+型半导体区域(源极区域)15邻接的p型阱3处形成有杂质浓度比n+型半导体区域15低的n-型半导体区域12。n-型半导体区域12是用于缓和n+型半导体区域(源极区域)15端部的高电场、使存储MOS晶体管成为LDD结构的扩展区域。在选择栅极8的另一个侧壁和存储栅极10的一个侧壁处形成有由氧化硅膜构成的侧壁间隔物14。这些侧壁间隔物14用于形成n+型半导体区域(漏极区域)15和n+型半导体区域(源极区域)15。
图3是选择栅极8的下端部附近(图2中用箭头表示的矩形区域)的放大剖视图。如图所示，选择栅极8的下端部附近的底部氧化膜9a和氮化硅膜9b的界面与衬底1(p型阱3)和栅极绝缘膜7的界面的高度相同，或位于其上方(d≥0)。另外，栅极绝缘膜7和底部氧化膜9a在选择栅极8的下端部附近连续且光滑地连接。
根据上述结构，缓和了写入时注入到氮化硅膜9b的电子分布的局部存在化，减少了由热空穴清除引起的电子的残留。因此，能够抑制由改写引起的电子残留量的增加率，并且能够抑制清除时阈值电压没有下降到预定电压的问题，因此能够提高存储单元的抗改写性。
接着，使用图4～图19按工序顺序说明上述非易失性半导体存储器件的制造方法。在说明制造方法的全部附图中，左侧部分是表示存储阵列区域的一部分(沿图1的A-A线的区域)的剖视图，右侧部分是表示外围电路区域的一部分的剖视图。在非易失性半导体存储器件的外围电路区域中有由读出放大器、列译码器、行译码器等那样的低耐压MOS晶体管构成的电路、和由升压电路那样的高耐压MOS晶体管构成的电路，在此只对存储单元和低耐压MOS晶体管的制造方法进行说明。
首先，如图4所示，在使用公知的制造技术在衬底1的主面形成了元件分离槽2之后，在衬底1的主面形成p型阱3和n型阱4。接着，通过对衬底1热氧化，在p型阱3和n型阱4的各自的表面形成膜厚3～4nm左右的由氧化硅构成的栅极绝缘膜5。栅极绝缘膜5构成MOS晶体管的栅极绝缘膜，其中MOS晶体管用于构成外围电路。接着，如图5所示，用CVD法在衬底1上淀积了膜厚150nm左右的不掺杂多晶硅膜6后，用以光致抗蚀剂为掩模的干蚀刻来清除存储阵列区域的不掺杂多晶硅膜6。不掺杂多晶硅膜6构成MOS晶体管的栅电极，其中MOS晶体管用于构成外围电路。然后，为了调整选择MOS晶体管的阈值电压，对存储阵列区域的p型阱3离子注入了p型杂质(硼)后，使用稀氢氟酸水溶液清除存储阵列区域的栅极绝缘膜5。
接着，如图6所示，通过对衬底1热氧化，在存储阵列区域的p型阱3的表面形成膜厚3～4nm左右的由氧化硅构成的栅极绝缘膜7。栅极绝缘膜7构成选择MOS晶体管的栅极绝缘膜。然后，用CVD法在衬底1上淀积膜厚200nm左右的多晶硅膜8n。在多晶硅膜8n的成膜过程中对其导入4×1020atoms/cm3左右的磷，使其导电型为n型。
接着，如图7所示，用以光致抗蚀剂20为掩模的干蚀刻对存储阵列区域的多晶硅膜8n进行图案化，形成选择栅极8。此时，全部清除外围电路区域的多晶硅膜8n。然后，作为衬底清洗，对衬底1(p型阱3)的表面进行各向同性干蚀刻，清除因多晶硅膜8n的干蚀刻产生的衬底1(p型阱3)的表面的损伤。
在对存储阵列区域的多晶硅膜8n和栅极绝缘膜7进行干蚀刻时，将衬底1的过蚀刻量抑制在1～3nm左右。另外，在对衬底1的表面进行各向同性干蚀刻时也将衬底1的过蚀刻量抑制在1～3nm左右。由此，能够将由干蚀刻引起的衬底1的损伤抑制在最小限度，且能够抑制多晶硅膜8n的残留，因此能够抑制成品率的降低。
通常，在对多晶硅膜进行干蚀刻来形成栅电极的工序中，为了清除在栅电极端部的栅极绝缘膜产生的缺陷，进行ISSG(In situ SteamGeneration：现场蒸气生成)氧化等的轻热氧化处理。而在本实施方式中，通过将过蚀刻量抑制在1～3nm左右，能够抑制栅极绝缘膜7产生缺陷，因此能够省略栅极加工后的写热氧化处理。由此，能够使由过蚀刻露出的衬底1(p型阱3)的表面和选择栅极8(多晶硅膜8n)的底面的台阶变得极小，从而能够使存储单元的导通电流增大。
也可以在对多晶硅膜8n进行干蚀刻来形成选择栅极8时，首先使多晶硅膜8n残留1～5nm左右，然后，兼作多晶硅膜8n的残膜和衬底1的清洗进行各向同性干蚀刻。通过以该顺序将衬底1的削减量抑制在1～6nm左右，能够使成品率降低的控制和干蚀刻损伤的清除并存。
接着，如图8所示，形成成为栅极绝缘膜9的一部分的底部氧化膜9a。底部氧化膜9a兼用热氧化法和CVD法来形成，使其膜厚为2～7nm左右。作为热氧化法可以使用ISSG氧化法、干氧化法、湿氧化法、等离子体氧化法等，作为CVD法可以使用常压CVD法、减压CVD法、等离子体CVD法等。另外，也可以代替CVD法而使用原子层生长(Atomic Layer Deposition：ALD)。进而，在形成底部氧化膜9a的途中或形成之后，在包含400～1100℃的氮、氢、氘等氛围中或真空中进行热压配合，由此能够提高底部氧化膜9a的可靠性。
图9是选择栅极8的下端部附近(图8中用箭头表示的矩形区域)的放大剖视图。如前所述，在本实施方式中，对多晶硅膜8n进行干蚀刻来形成选择栅极8时，通过抑制衬底1的过蚀刻量，使衬底1的表面和选择栅极8的底面的台阶变得极小。由此，当在衬底1的表面和选择栅极8的表面形成底部氧化膜9a时，选择栅极8的下端部附近的底部氧化膜9a和氮化硅膜9b的界面与衬底1(p型阱3)和栅极绝缘膜7的界面高度相同，或者位于其上方(d≥0)。另外，栅极绝缘膜7和底部氧化膜9a在选择栅极8的下端部附近成为连续且光滑地连接的结构。
接着，如图10和图11所示，在底部氧化膜9a的上部形成成为栅极绝缘膜9的一部分(电荷保持膜)的氮化硅膜9b。氮化硅膜9b例如采用以二氯甲硅烷(SiH2Cl2)和氨气(NH3)为原料的800℃左右的热CVD法来形成，其膜厚为13～15nm左右。氮化硅膜9b的膜厚根据降低动作电压和提高电荷保持特性的要求适当地决定。
也可以在形成了底部氧化膜9a后且形成氮化硅膜9b之前，在含有N2O等氮氧化物的高温氛围中对底部氧化膜9a进行氮化处理，由此在底部氧化膜9a和衬底1(p型阱3)的界面偏析氮。通过进行该氮化处理，构成存储单元的选择MOS晶体管和存储MOS晶体管的热载流子耐性提高，因而提高存储单元的特性(改写特性等)。
接着，如图12和图13所示，在氮化硅膜9b的上部形成成为栅极绝缘膜9的一部分的顶部氧化膜9c。顶部氧化膜9c通过使用ISSG氧化法对氮化硅膜9b的一部分进行氧化而形成，其膜厚为4～6nm左右。顶部氧化膜9c也可以代替ISSG氧化法而使用干氧化法、湿氧化法、等离子体氧化法等来形成。另外，也可以通过用CVD法淀积氧化硅膜来形成。此外，当然本发明也适用于省略顶部氧化膜9c、由底部氧化膜9a和氮化硅膜9b构成栅极绝缘膜9的情况。
接着，在选择栅极8的一个侧壁形成存储栅极10。对于形成存储栅极10，首先如图14所示，通过对用CVD法在衬底1上淀积的多晶硅膜10n进行各向异性蚀刻，在选择栅极8的两个侧壁残留多晶硅膜10n。在多晶硅膜10n成膜过程中对其导入4×1020atoms/cm3左右的磷，使其导电型为n型。存储MOS晶体管的沟道长度由多晶硅膜10n的膜厚来规定。在本实施方式中，使多晶硅膜10n的膜厚为60nm左右，则存储MOS晶体管的沟道长度为60nm左右。
接着，如图15所示，通过以光致抗蚀剂21为掩膜对选择栅极8的另一侧壁的n型多晶硅膜10n进行蚀刻，在选择栅极8的另一侧壁形成由n型多晶硅膜10n构成的存储栅极10。接着，如图16所示，使用氟酸和磷酸对构成栅极绝缘膜9的三层绝缘膜进行蚀刻。由此，仅在被存储栅极10覆盖的区域(选择栅极8的一个侧壁和存储栅极10的下部)残留栅极绝缘膜9，清除其他区域的栅极绝缘膜9。
接着，如图17所示，在用以光致抗蚀剂22为掩膜的干蚀刻对外围电路区域的不掺杂多晶硅膜6A进行图案形成后，使用稀氢氟酸水溶液对栅极绝缘膜5进行蚀刻，仅在不掺杂多晶硅膜6A的下部残留栅极绝缘膜5。
接着，如图18所示，通过对存储阵列区域的p型阱3和外围电路区域的p型阱3离子注入磷，在存储阵列区域的p型阱3和外围电路区域的p型阱3形成n-型半导体区域12。另外，在外围电路区域的p型阱3上形成栅电极6n。而且，通过对n型阱4离子注入硼，形成p-型半导体区域13和栅电极6p。
接着，如图19所示，在形成于存储阵列区域的选择栅极8和存储栅极10的各自的一个侧壁形成侧壁间隔物14，在外围电路区域的栅电极6n、6p的各自的两个侧壁上形成侧壁间隔物14。侧壁间隔物14通过对用CVD法在衬底1上淀积的氧化硅膜进行各向异性蚀刻而形成。然后，在对存储阵列区域的p型阱3和外围电路区域的p型阱3离子注入磷、对n型阱4离子注入硼后，通过对衬底1热处理使上述杂质扩散，从而形成n+型半导体区域(源极、漏极区域)15和p+型半导体区域(源极、漏极区域)16。通过至此为止的工序，在存储阵列区域形成MONOS方式的分离栅极型存储单元，在外围电路区域形成n沟道型MOS晶体管和p沟道型MOS晶体管。
然后，在衬底1上淀积由氮化硅膜和氧化硅膜的层叠膜构成的层间绝缘膜17，之后在层间绝缘膜形成接触孔18并对其内部埋入插头19后，在层间绝缘膜17上形成数据线DL，由此完成上述图1～图3所示的非易失性半导体存储器件。
这样，本实施方式的分离栅极型存储单元，选择栅极8的下端部附近的底部氧化膜9a和氮化硅膜9b的界面与衬底1(p型阱3)和栅极绝缘膜7的界面高度相同，或者位于其上方。另外，栅极绝缘膜7和底部氧化膜9a在选择栅极8的下端部附近连续且光滑地连接。
根据上述结构，在向电荷保持膜9b注入电子来写入信息时，能够缓和电子分布的局部存在化，因此能提高存储单元的抗改写性。图20是对本实施方式的分离栅极型存储单元和现有的分离栅极型存储单元(选择栅极下端部附近的底部氧化膜和氮化硅膜的界面位于衬底和栅极绝缘膜的界面的下方的存储单元)的抗改写性进行比较的图表。当比较105次的改写时的阈值电压的变动时，在本实施方式中能够得到0.3V左右的改善。
另外，电子分布的局部存在化的缓和使空穴分布的局部存在化缓和，并且也缓和了衬底1的正电场。因此，能够通过该正电场而将电子引入氮化硅膜9b的频率降低，抑制阈值电压随着时间的经过而上升的现象(电荷保持特性的降低)。图21是对本实施方式的分离栅极型存储单元和现有的分离栅极型存储单元(选择栅极的下端部附近的底部氧化膜和氮化硅膜的界面位于衬底和栅极绝缘膜的界面的下方的存储单元)的电荷保持特性进行比较的图表。在本实施方式中，可知经过了100小时以上的电荷保持特性得到提高。可以认为该特性提高也有助于抑制由于缩短热空穴清除时间而引起的底部氧化膜9a的劣化。
而且，在本实施方式中，虽然使用了氮化硅膜9b作为电荷蓄积膜，但也可以通过由钽、钛、锆、铪、镧、铝等氧化物或硅氧化物构成的薄膜来构成电荷保持膜。这些金属氧化物和金属硅氧化物可以使用气相生长法、原子层生长来形成。通过由介电常数比氮化硅大的这些金属氧化物或金属硅氧化物构成电荷蓄积膜，能进一步提高写入效率。
也可以使用硅纳米晶体(Silicon NanoCrystal)作为电荷蓄积膜。此时，如图22所示，互相离散地配置的硅纳米晶体9d的点之间通过顶部氧化物9c进行绝缘。硅纳米晶体9d具有蓄积在点内的电荷难以在点间移动的特性，因此与氮化硅膜9b相同，电荷将会离散地蓄积。硅纳米晶体9d例如通过使用以硅烷气体(SiH4)为原料的减压CVD法，在600～800℃自组织地形成在底部氧化膜9a上。然后，用CVD法淀积顶部氧化膜9c，使硅纳米晶体9d孤立、绝缘。
<实施方式2>
在上述实施方式1中，兼用热氧化法和CVD法形成了作为栅极绝缘膜9的一部分的底部氧化膜9a，但也可以用以下方法形成底部氧化膜9a。
首先，按照上述实施方式1的图4～图7所示的方法形成选择栅极8，然后用各向同性的蚀刻清洗衬底1(p型阱3)的表面。形成选择栅极8时，通过抑制衬底1的过蚀刻量使衬底1的表面和选择栅极8的底面的台阶变得极小。
接着，如图23所示，在使用热CVD法形成了底部氧化膜9a后，在底部氧化膜9a的上部形成成为栅极绝缘膜9的一部分(电荷保持膜)的氮化硅膜9b。使用热CVD法形成底部氧化膜9a时，在900℃以下最好是在700℃以下的低温条件下成膜。由此，能够抑制在衬底1的深度方向进行热氧化，因此与实施方式1相同，底部氧化膜9a和氮化硅膜9b的界面与衬底1和栅极绝缘膜7的界面高度相同，或者位于其上方。另外，栅极绝缘膜7和底部氧化膜9a为在选择栅极8的下端部附近连续且光滑地连接的结构。作为底部氧化膜9a的成膜方法，只要是在900℃以下最好是在700℃以下的低温条件下进行成膜的方法，就不限于热CVD法，例如也可以使用等离子体CVD法、原子层生长等。
另外，在以低温成膜的底部氧化膜9a的可靠性不足的情况下，也可以在底部氧化膜9a成膜后通过700～1000℃的ISSG氧化对底部氧化膜9a进行再次氧化。或者，也可以通过交替地反复进行基于低温CVD的成膜和ISSG氧化来形成底部氧化膜9a。但是，在使用了ISSG氧化法时，与低温CVD法相比，容易向衬底1的深度方向进行热氧化。因此，在其成为问题的情况下，也可以在用低温CVD法对底部氧化膜9a成膜的途中或成膜后，在包含400～1100℃的氮、氢、氘等氛围中或真空中进行热压配合。
根据本实施方式，与上述实施方式1相同，能缓和写入时的电子分布的局部存在化，因此能够提高存储单元的抗改写性。此外，在本实施方式中也可以使用上述的金属氧化物、金属硅氧化物、硅纳米晶体等作为形成在底部氧化膜9a上部的电荷蓄积膜。
<实施方式3>
底部氧化膜9a也可以用以下方法形成。首先，按照上述实施方式1的图4～图7所示的方法形成选择栅极8。优选的是，在形成选择栅极8时通过抑制衬底1的过蚀刻量来使衬底1的表面和选择栅极8的底面的台阶减小。
接着，如图24所示，使用热氧化法在衬底1(p型阱3)和选择栅极8的各自的表面形成膜厚2～7nm左右的氧化硅膜9e。可以使用ISSG氧化法、干氧化法、湿氧化法、等离子体氧化法等作为热氧化法。
接着，如图25所示，通过对氧化硅膜9e进行各向异性蚀刻，在选择栅极8的侧壁残留氧化硅膜9e，使衬底1(p型阱3)的表面露出。然后，作为衬底清洗，对衬底1的表面进行各向同性干蚀刻，清除由干蚀刻产生的衬底1的表面的损伤。在对氧化硅膜9e进行干蚀刻时，将衬底1的过蚀刻量抑制在1～3nm左右。另外，在对衬底1的表面进行各向同性干蚀刻时，也将衬底1的过蚀刻量抑制在1～3nm左右。
接着，如图26所示，在上述蚀刻中露出的衬底1(p型阱3)的表面上形成硅外延层11。硅外延层11使用二氯甲硅烷(SiH2Cl2)作为原料气体，利用使用了氢和氯化氢的混合气体作为运载气体(carriergas)的CVD法在600～1100℃的温度条件下形成。硅外延层11的膜厚为5～20nm左右，硅外延层11的表面位于衬底1和栅极绝缘膜7的界面的上方。
接着，如图27所示，通过对衬底1进行热氧化，将硅外延层11的一部分或全部变换成氧化硅膜，从而在衬底1(p型阱3)的表面形成膜厚2～7nm左右的底部氧化膜9a。可以使用上述的ISSG氧化法、干氧化法、湿氧化法、等离子体氧化法等作为热氧化法。另外，在形成底部氧化膜9a后，为了提高其可靠性，也可以在上述的包含氮、氢、氘等氛围中或真空中进行热压配合。
通过按上述顺序形成底部氧化膜9a，其上表面与衬底1和栅极绝缘膜7的界面高度相同，或者位于其上方。因此，当在下一工序中在底部氧化膜9a的上部形成氮化硅膜9b时，底部氧化膜9a和氮化硅膜9b的界面与衬底1和栅极绝缘膜7的界面高度相同，或者位于其上方。另外，栅极绝缘膜7和底部氧化膜9a在选择栅极8的下端部附近为连续且光滑地连接的结构。
根据本实施方式，与上述实施方式1相同，能缓和写入时的电子分布的局部存在化，因此能够提高存储单元的抗改写性。此外，在本实施方式中也能够使用上述金属氧化物、金属硅氧化物、硅纳米晶体等作为形成在底部氧化膜9a上部的电荷蓄积膜。
以上，根据实施方式具体说明了本发明人等完成的发明，无需赘言本发明不限于上述实施方式，在不超出其主旨的范围内可进行各种变更。
<工业可利用性>
本发明能够应用于可安装在微型计算机上的非易失性存储器。

Claims (16)

1.一种半导体器件，其特征在于：
包括在第一导电型半导体衬底的主面的第一方向和与上述第一方向垂直的第二方向上呈矩阵状配置的多个存储单元，
上述多个存储单元分别包括：
隔着第一栅极绝缘膜而形成在上述半导体衬底上的选择栅极；
形成在上述选择栅极的一个侧壁上，并隔着第二栅极绝缘膜而与上述选择栅极和上述半导体衬底绝缘的存储栅极；
形成在上述选择栅极附近的上述半导体衬底上的写入时作为源极区域的第二导电型半导体区域；以及
形成在上述存储栅极附近的上述半导体衬底上的写入时作为漏极区域的第二导电型半导体区域，
上述第二栅极绝缘膜至少包含电位阻挡膜、层叠在上述电位阻挡膜上的电荷保持膜而构成，
上述选择栅极的下端部附近的上述电位阻挡膜和上述电荷保持膜的界面与上述半导体衬底和上述第一栅极绝缘膜的界面高度相同或者位于其上方，
上述选择栅极通过干蚀刻而形成在上述半导体衬底上，并且在进行干蚀刻时对半导体衬底进行过蚀刻。
2.根据权利要求1所述的半导体器件，其特征在于：
上述电位阻挡膜由通过热氧化上述半导体衬底而形成的第一氧化硅膜和使用气相生长法淀积在上述第一氧化硅膜上的第二氧化硅膜构成。
3.根据权利要求1所述的半导体器件，其特征在于：
上述电荷保持膜由氮化硅膜构成。
4.根据权利要求1所述的半导体器件，其特征在于：
上述电荷保持膜由从钽、钛、锆、铪、镧、铝构成的组中选择的任意一种金属氧化物膜或硅氧化物膜构成。
5.根据权利要求1所述的半导体器件，其特征在于：
上述电荷保持膜由离散地配置在绝缘膜中的硅纳米晶体构成。
6.根据权利要求1所述的半导体器件，其特征在于：
上述第二栅极绝缘膜由上述电位阻挡膜、层叠在上述电位阻挡膜上的上述电荷保持膜、以及层叠在上述电荷保持膜上的第二电位阻挡膜构成。
7.一种半导体器件的制造方法，
所述半导体器件包括在第一导电型半导体衬底的主面的第一方向和与上述第一方向垂直的第二方向上呈矩阵状配置的多个存储单元，
上述多个存储单元分别包括：
隔着第一栅极绝缘膜形成在上述半导体衬底上的选择栅极；
形成在上述选择栅极的一个侧壁上并隔着第二栅极绝缘膜而与上述选择栅极和上述半导体衬底绝缘的存储栅极；
形成在上述选择栅极附近的上述半导体衬底上的写入时作为源极区域的第二导电型半导体区域；以及
形成在上述存储栅极附近的上述半导体衬底上的写入时作为漏极区域的第二导电型半导体区域，
上述第二栅极绝缘膜至少包含电位阻挡膜和层叠在上述电位阻挡膜上的电荷保持膜而构成，
上述半导体器件的制造方法的特征在于，包括：
(a)隔着上述第一栅极绝缘膜而在上述半导体衬底上形成上述选择栅极的步骤；
(b)至少形成包含上述电位阻挡膜和上述电荷保持膜的上述第二栅极绝缘膜以覆盖上述半导体衬底和上述选择栅极各自的表面的步骤；
(c)通过对形成在上述第二栅极绝缘膜上的导电膜进行图案形成而在上述选择栅极的一个侧壁上形成上述存储栅极的步骤；
(d)通过对上述第二绝缘膜进行图案形成而在上述选择栅极的上述侧壁与上述存储栅极之间、以及上述半导体衬底与上述存储栅极之间保留上述第二栅极绝缘膜的步骤；以及
(e)通过对上述半导体衬底导入杂质而在上述选择栅极附近的上述半导体衬底上形成写入时作为源极区域的上述第二导电型半导体区域，并在上存储栅极附近的上述半导体衬底上形成写入时作为漏极区域的上述第二导电型半导体区域的步骤，其中，
在上述(b)步骤中，形成上述第二栅极绝缘膜以使上述选择栅极下端部附近的上述电位阻挡膜和上述电荷保持膜的界面与上述半导体衬底和上述第一栅极绝缘膜的界面高度相同或者位于其上方。
8.根据权利要求7所述的半导体器件的制造方法，其特征在于：
上述电位阻挡膜通过在由热氧化上述半导体衬底而形成第一氧化硅膜之后、使用气相生长法在上述第一氧化硅膜上淀积第二氧化硅膜而形成，
控制上述电位阻挡膜的膜厚，以使上述选择栅极下端部附近的上述电位阻挡膜的上表面与上述半导体衬底和上述第一栅极绝缘膜的界面高度相同或位于其上方。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于：
上述第一氧化硅膜通过ISSG氧化法、干氧化法、湿氧化法或等离子体氧化法而形成，上述第二氧化硅膜通过CVD法或原子层生长而形成。
10.根据权利要求8所述的半导体器件的制造方法，其特征在于，
还包括：在形成上述电位阻挡膜之后，在形成上述电荷保持膜的步骤之前，对上述电位阻挡膜进行热压配合的步骤。
11.根据权利要求7所述的半导体器件的制造方法，其特征在于：
上述电荷保持膜由氮化硅膜构成。
12.根据权利要求7所述的半导体器件的制造方法，其特征在于：
上述电荷保持膜由从钽、钛、锆、铪、镧、铝构成的组中选择的任意一种金属氧化物膜或硅氧化物膜构成。
13.根据权利要求7所述的半导体器件的制造方法，其特征在于：
上述电荷保持膜由离散地配置在绝缘膜中的硅纳米晶体构成。
14.根据权利要求7所述的半导体器件的制造方法，其特征在于：
上述电位阻挡膜以900℃以下的温度对上述半导体衬底进行热氧化而形成。
15.根据权利要求14所述的半导体器件的制造方法，其特征在于：
上述电位阻挡膜以700℃以下的温度对上述半导体衬底进行热氧化而形成。
16.一种半导体器件的制造方法，
该半导体器件包括在第一导电型半导体衬底的主面的第一方向和与上述第一方向垂直的第二方向上呈矩阵状配置的多个存储单元，
上述多个存储单元分别包括：
隔着第一栅极绝缘膜而形成在上述半导体衬底上的选择栅极；
形成在上述选择栅极的一个侧壁上并隔着第二栅极绝缘膜而与上述选择栅极和上述半导体衬底绝缘的存储栅极；
形成在上述选择栅极附近的上述半导体衬底上的写入时作为源极区域的第二导电型半导体区域；以及
形成在上述存储栅极附近的上述半导体衬底上的写入时作为漏极区域的第二导电型半导体区域，
上述第二栅极绝缘膜至少包含电位阻挡膜和层叠在上述电位阻挡膜上的电荷保持膜而构成，
上述半导体器件的制造方法的特征在于，包括：
(a)隔着上述第一栅极绝缘膜而在上述半导体衬底上形成上述选择栅极的步骤；
(b)形成氧化硅膜以覆盖上述半导体衬底和上述选择栅极的各自的表面的步骤；
(c)通过清除上述半导体衬底表面的上述氧化硅膜而露出上述半导体衬底表面的步骤；
(d)在上述(c)步骤中露出的上述半导体衬底的表面上淀积硅外延层的步骤；
(e)通过对上述半导体衬底进行热氧化而将上述硅外延层的至少一部分变换成氧化硅膜，从而形成由上述氧化硅膜构成的电位阻挡膜的步骤；
(f)通过在上述电位阻挡膜上形成上述电荷保持膜而形成上述第二栅极膜的步骤；
(g)通过对形成在上述第二栅极绝缘膜上的导电膜进行图案形成而在上述选择栅极的一个侧壁形成上述存储栅极的步骤；
(h)通过对上述第二绝缘膜进行图案形成而在上述选择栅极的上述侧壁与上述存储栅极之间、以及在上述半导体衬底与上述存储栅极之间保留上述第二栅极绝缘膜的步骤；以及
(i)通过对上述半导体衬底导入杂质而在上述选择栅极附近的上述半导体衬底上形成写入时作为源极区域的上述第二导电型半导体区域，并在上存储栅极附近的上述半导体衬底上形成写入时作为漏极区域的上述第二导电型半导体区域的步骤，其中，
在上述(d)步骤中，控制上述硅外延层的膜厚，以使上述选择栅极下端部附近的上述硅外延层的上表面与上述半导体衬底和上述第一栅极绝缘膜的界面高度相同或者位于其上方。
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