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CN101118880B - 集成无源器件衬底 - Google Patents

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CN101118880B CN2007100857895A CN200710085789A CN101118880B CN 101118880 B CN101118880 B CN 101118880B CN 2007100857895 A CN2007100857895 A CN 2007100857895A CN 200710085789 A CN200710085789 A CN 200710085789A CN 101118880 B CN101118880 B CN 101118880B
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Abstract

本说明书描述在用氧化物层覆盖的硅衬底上形成的一种集成无源器件(IPD)。通过在硅表面内形成陷阱中心来使在硅/氧化物界面上不希望有的累积电荷变成固定的。由介入在硅衬底和氧化物层之间的多晶硅层产生陷阱中心。

Description

集成无源器件衬底
技术领域
本发明涉及集成无源器件(IPD)而更准确地说涉及在硅衬底上形成的IPD。
背景技术
(本片段内包含的部分技术资料也可能不是现有技术)
现代技术水平的射频(RF)电路使用大量无源器件。在手提无线电产品中使用多个这种电路。因此，无源器件和无源器件电路的微型化是RF器件技术方面的一个重要目标。
按有源硅器件的规模来说，由于至少二个原因没有出现无源器件的集成化和微型化。一个原因，到目前为止的一些典型无源器件采用不同的材料工艺。但是，更主要的是多个无源器件的尺寸是器件频率的函数，因此本来就是比较大的。然而，还没有减轻生产更致密而面积占用率更高的IPD的压力。
已获得了重大进展。在多个情况下，这些进展涉及表面安装技术(SMT)。经常应用表面安装技术来生产装有大量无源元件的小衬底。
在生产集成无源器件联合网中较新的进展用到把电阻器、电容器和电感器制造成在适合的衬底上集成的薄膜器件的薄膜技术。例如见在此引入作为参考的美国专利No.6,388,290。在多个先进的工艺制造中广泛使用这种方法。
随着不断增强的微型化以及IPD尺寸和特征不断缩减，IPD衬底和安装在衬底上的无源器件之间相互电作用是逐渐为人们所关心的。2002年10月21日提交的美国专利申请系列号10/277,283提出这些论点，并且描述和权利要求高电阻率IPD衬底，高电阻率IPD衬底提供与所希望电学性质相结合的加工有利条件。这种衬底也能够做得薄， 以减小IPD外形。在前面提及的申请中所描述的衬底是在硅表面上有氧化层的本征硅。当氧化层做得如上述申请所描述的优选实施例中一样薄时，在高电阻率衬底和氧化层之间界面内发生电荷累积。高电阻率衬底和氧化层的组合件相当于一种所谓的双介质、用于创造性地应用电荷存储效应的一种众所周知的结构。电荷累积在界面上，而由所累积的电荷产生的电场既影响衬底特性又影响在衬底上面电器件的特性。
如果所累积的电荷很多，则硅衬底看起来好像形成MOS结构的半导体。在安装IPD器件表面例如是一种电容器时，MOS结构起附加串联电容器作用，而降低电容器性能。并且，如果所累积的电荷使衬底变成半导体，则因为减少整个衬底的电阻率而损害在表面上所有IPD元件的性能。
在IPD器件内对无源元件的这些有害影响中的显著部分是由于刚才所述的大量累积电荷是可移动所造成的。由于累积电荷迁移的结果，来自累积电荷的有害电场影响随所施加的电压而变化。因此，虽然在硅/氧化硅界面内产生电荷的状态是难以回避的，但是通过使电荷固定在硅中的电荷陷阱内可以减少累积电荷的有害电场影响。
Janseman等人描述形成电荷陷阱而使可移动电荷固定在界面处的一种方法，Janseman等人“用于高电阻率硅衬底的累积电荷影响消除法”(参考文献)在硅衬底的表面层中造成离子注入损伤。众所周知离子注入损伤由于造成的晶体损伤和产生的电荷陷阱晶格点而减小硅中的电荷迁移率。
改进在硅/氧化硅界面上的表面特性的一些其他方法将向IPD技术提供新的广度。
发明内容
我们研制了一种改进型IPD衬底，改进型IPD衬底提出关于可移动电荷载流子在IPD衬底表面或表面附近处累积的一些问题。这种改进型衬底含有附加在本征硅衬底和表面氧化物之间的一层多晶硅。正如大家在技术上所知的那样，一般硅衬底是至少轻微掺杂的。就市场上可以买得到的硅材料而论，标准硅晶片将具有大致5-30欧姆厘米的电阻率。查阅与本发明有关的本征硅材料，意图是预定硅具有高于500欧姆厘米的电阻率而优选的是高于1000欧姆厘米电阻率。也设想过4000欧姆厘米或更高的电阻率。表面氧化物优选的是二氧化硅，但是可以使用一些其他氧化物，诸如氧化钽、氧化钛等等。多晶硅层由于在多晶硅层中大量晶体缺陷而含有高密度的稳定电荷载流子陷阱。如累积在Si/SiO2界面上的电荷从可移动电荷转换到被这些陷阱固定的电荷。
附图说明
图1表示用于制备本发明IPD衬底的单晶硅起始晶片；
图2表示含有所沉积的多晶硅的硅晶片；
图3是露出超过500个用于形成薄膜IPD的IPD部位的本发明多晶硅晶片的视图；
图4是露出安装在常规衬底上的常规SMT元件的典型IPD示意剖面图；
图5是在图3衬底的其中一个部位上制造IPD的薄膜方法的示意图；
图6是表示一种IPD的一个实施例的示意电路图；
图7表示在IPD上安装有源IC芯片的情况下的IPD。
具体实施方式
图1是硅晶片11的视图。衬底晶片是用刚玉切割的单晶硅晶片，并且具有前面描述的一些性质，尤其是本征电阻率。在这篇描述中查阅硅准是单晶硅。按多个种尺寸来生产硅晶片，但是一般来说，晶片直径越大，潜在器件成本就越低。目前，直径直到12英寸的硅晶片是可以买得到的。由于12英寸晶片具有现代技术水平，这个尺寸将在下面的描述中用作实施例。应当理解，例如6″或8″的较小晶片也是能够 用的。对IPD衬底晶片来说单晶晶片具有一些有用的属性。单晶晶片一般来说是薄的(例如200-700μ)，但是实际上是坚固的，而且能够装卸和加工。单晶晶片在一个大面积范围内是非常平坦的。单晶晶片具有高度光泽的均匀光滑表面。并且单晶晶片是与硅晶片制造工艺和设备相适应的。
用硅晶片作衬底晶片时，在晶片11表面上沉积多晶硅层12，如图2所示。
多晶硅层厚度，只要构成为至少部分达到本发明目标所必需的电荷陷阱中心而要求的最小值是存在的，就可以在很宽的范围内变化。多晶硅的一些厚度会产生有用的效果，也就是将提供一些陷阱中心，但是优选多晶硅层为至少0.1μ，而优选的是0.2μ。用于多晶硅层的最大厚度是不太重要的，并且可以调整用于多晶硅层的最大厚度，主要考虑例如成本和方便。由于能够容易地沉积具有非常高的电阻率、接近或大于本征硅衬底的电阻率的多晶硅，因此没有必要由一些电阻率的考虑来限定多晶硅层厚度。可以生产大于10k欧姆厘米电阻率的多晶硅。在本发明的情况下，大于0.1k欧姆厘米的电阻率值、而优选的是大于1k欧姆厘米的电阻率值是所希望的。这就使多晶硅层厚度能够是相当大的，例如50μ。然而，以上所述的应力影响也能够影响多晶硅层厚度，因此建议该薄层基本上小于50μ。在使多晶硅层厚于3.0μ的状况下没有看出好处。
在硅/多晶硅复合衬底表面上形成绝缘层以完成本发明的IPD衬底。绝缘层可以是任一种极好的绝缘材料，但是绝缘层优选生长或沉积SiO2，或者沉积Si3N4。基本上可以改变绝缘层厚度。对于SiO2来说，推荐0.1-5μ的厚度。
正如下面详细所述的那样，按晶片级别进行生产IPD所要求的一些主要工艺步骤。最理想的是在完成这些步骤以后可以减薄晶片，以生产具有较小剖面的IPD器件。为了达到这一点，用大家都知道的一些晶片减薄技术来除去硅晶片中的一部分。
用来生产多晶硅层的方法优选的是低压化学气相沉积 (LPCVD)。在工业生产中广泛使用这种方法和用于实施这种方法的CVD设备。简单地说，通常用于CVD多晶硅的方法涉及硅烷。在例如550-650℃的适中温度时的热分解作用。在几乎每个所制作的MOS晶体管中都使用多晶硅，而因此多晶硅是最常见的已知工业材料之一。因此，多晶硅的电学性质和物理性质也是众所周知的。虽然正如刚才所述的那样，多晶硅是固有的高电阻性的，但是一般通过离子注入来处理多晶硅以减小用于IC应用的电阻率。多晶硅是很少以其本征状态使用的。在太阳能电池、即光电池中也使用厚而面积大的多晶硅层。这又是，一般把离子注入到多晶硅层而形成二极管结构。
在下面将要描述的应用中，多晶硅衬底是在其本征状态下使用的，而横跨衬底的均匀高电阻率是所希望的性质。
由于非常好地研发了CVD多晶硅的技术，因此对于形成多晶硅层12和13来说，CVD是个择优选择。然而，可以找到一些有效的方法。例如，大家知道用于多晶硅电子束蒸发的一些方法。用于形成厚、大面积、低电阻率的多晶硅衬底层的任何适合的替换物是在本发明的范围内。
在这里所描述的IPD生产方法，目的在于晶片规模器件制造。用这种方法在多晶硅晶片上制作大量已完成或近乎完成的器件。在基本上完成制造以后，把晶片切割成多个IPD芯片。随着晶片尺寸增大而IPD芯片尺寸缩减，晶片级别制造愈来愈引人注意。图3表示12英寸晶片31，晶片31能够提供多于500个器件部位33(为简单起见，没有表示出晶片平坦部分或凹口)。每个部位接近一个平方厘米，大到足以轻而易举地容纳一个IPD。
应用制作无源器件的薄膜制造方法能够增加晶片规模制造的效率。通用的现有方法，即使在晶片级别时，也是把分立无源元件安装并且固定到晶片衬底上。一般来说这是用表面安装技术(SMT)来进行的。图4表示像应用于图3举例说明的IPD电路这样的前面提及的美国专利No.6,388,290中的方法。因为电路含有有源元件、即MOS晶体管41，所以严格来说这样的电路不是IPD。然而，这样的电路是 一种有用的实例，理由是下面将会明显看到。可以把该种电路看做具有有源部分和无源部分的混合电路。关于这一点我们将主要涉及无源部分、即含有四个电感器42和三个电容器44的部分。根据选择，能够把那个部分制作成IPD。虽然图3中的电路在这里和在下面是有用的，但是是作为一种例证性说明本发明技术的工具，可以应用本发明来制作各种各样的电路。关于另一种实施例和根据高品质因素观点可以有更多要求的实施例，见在此引入作为参考的Proceedings 1994IEEE MULTI-CHIP MODULE CONFERENCE MCMC-94，PAGES15-19。
可以通过各种各样薄膜技术来制作薄膜无源元件。很好地研发了这些技术，而在此不重复具体要求。例如见2000年6月13日颁发的美国专利6,075,691和1999年12月21日颁发的美国专利No.6,005,197，二者在此引入都作为参考。后面的专利描述一种用于PCB的多层结构，这种多层结构能够容易地适用于在这里所描述的应用。简便确定薄膜无源器件是在衬底上用沉积在衬底上的一薄层或更多薄层，一般是多个薄层形成的一种无源器件。
一般用图5表示用于生产一些单个无源元件或者一些互连无源元件的组合件的薄膜方法，其中在51处表示具有生长氧化层52的硅/多晶硅衬底。用第一台面金属形成电阻器实体54，电阻器实体54具有接点55和56，而下电容板58具有接点59。两者包括埋入的一些台面。最后形成上电容板60和电感器螺旋线61，没有表示出接点。用聚酰亚胺层63保护该种结构。
图5的衬底结构51是比较厚的，衬底结构51减少了在加工期间断裂和其他损伤的风险。在制造一些无源电路元件和完成IPD以后可以使衬底51去除单晶硅层中的一部分而减薄。优选的减薄步骤是采用化学机械抛光。这种众所周知的工艺把研磨抛光和化学浸蚀组合一起。在研磨膏剂中使用KOH或者一种适宜的替换浸蚀剂。
在图6中所完成的根据本发明的一个实施例表示图4中的IPD。在一个或更多个图3所示的部位33上形成IPD。表示出装有薄膜电感 器Lg1、Lg2、Ls和Lb以及电容器C1、C2和Cb的多晶硅衬底71。因为在IPD中虽然形成部分示意电路但是没有形成MOS晶体管，所以用部分剖面图表示MOS晶体管72。图7的电路布局是从图3的电路布局谨慎地转变而来的。这种电路和这种布局是为了举例说明具有无源元件的标准类型电路。这种电路是取自前面提及的现有技术的一种电路的一种实施例。关于其效用在这里不作说明。
设计图6中所有一起接地的电感元件的布局。大家知道电感元件对周围环境、例如寄生信号、特别敏感。在图7所示的有源/无源模块的设计中应用这种识别。含图6所示的IPD的多晶硅衬底71具有在如所示那样的IPD顶部上面晶片倒装安装的有源IC芯片81。有源IC芯片中的部件是晶体管72。在这种实施例中的一些互连表示为用于电互连的低温焊料凸缘S、D、G、Vgs、VDs、Pin、Pout、gnd。在IPD衬底71上可以提供一些非插板互连的部位(未表示出)。如图6所示的电感器件的部件装配图的用途在图7中是很明显的。仔细把有源IC芯片放在适当位置以免覆盖一些敏感的电感元件。因而实际上为了节省空间和提供致密的器件模块而实施叠层式衬底排列，而没有综合考虑电感元件的性能。
通过比较在三片不同衬底上安装的三种类型无源器件的特性来说明由于使用本发明引起在IPD性能方面的改进。所有三片衬底都是从SEH America，单晶硅晶片供应商得到的硅。第一组，型号A，没有专门的表面处理。第二组，型号B，是具有0.5μ多晶硅的硅晶片。第三组，型号C，包含与以上所述用于形成陷阱中心的其他方法比较。C组是用Ar束在200kev时以1015粒子/cm2注入的硅晶片。
所测试的三种类型的无源元件是平衡一不平衡转换器(在表I中给出结果)、带通滤波器(在表2中给出结果)和1mm50欧姆痕迹(在表3中给出结果)。
在一些晶片上的不同位置(不同瓦面或IPD部位)处读出测量结果。用部位3(L3)、部位7(L7)、部位8(L8)和部位12(L12)表示不同的瓦面。
表1-在2.451GHz时平衡-不平衡转换器插入损耗(dB)比较
  L<sub>3</sub>   L<sub>7</sub>   L<sub>8</sub>   L<sub>12</sub>   Avg
  A   -1.461   -1.379   -1.395   -1.488   -1.431
  B   -1.058   -1.031   -1.044   -1.098   -1.065
  C   -0.941   -0.934   -0.938   -0.954   -0.942
表2-在2.451GHz时滤波器插入损耗(dB)比较
  L<sub>3</sub>   L<sub>7</sub>   L<sub>8</sub>   L<sub>12</sub>   Avg
  A   -1.595   -1.576   -1.565   -1.527   -1.566
  B   -1.357   -1.379   -1.392   -1.341   -1.367
  C   -1.277   -1.326   -1.229   -1.251   -1.251
表3-在2.451GHz时痕迹引入损耗(dB)比较
  L<sub>3</sub>   L<sub>7</sub>   L<sub>8</sub>   L<sub>12</sub>   Avg
  A   -0.153   -0.134   -0.138   -0.153   -0.145
  B   -0.070   -0.048   -0.066   -0.076   -0.065
  C   -0.033   -0.035   -0.041   -0.028   -0.034
一些测量结果是一些实验结果而且在一些其他实验中的一些结果可以定量地改变。
用沉积的多晶硅层来变换本征硅衬底表面所显示的结果在效果上是能与氩注入表面作比较。此外可以预期用沉积的多晶硅层来提供关于界面稳定性的更有效解决方法。在晶片经受别的处理时可以对一些注入损伤退火，以消除一些陷阱中心。在这些条件下多晶硅和叠加的氧化物之间的界面能够更稳定。
对本领域技术人员来说，会发生本发明的种种额外的变换。基本上依赖于基本原理、与本说明书具体讲授的所有差异和它们的改进了技术的一些同等物被完完全全认为是在如所描述和所权利要求的本发明的范围内。

Claims (10)

1.一种用于制造集成无源器件IPD的方法，包括步骤：
a.提供本征单晶硅晶片，所述本征单晶硅晶片具有高于500欧姆厘米的电阻率，
b.在本征单晶硅晶片上形成多晶硅层，以形成包括本征单晶硅晶片和多晶硅层的组合件的复合衬底，所述多晶硅层具有至少0.1微米且小于50微米的厚度并提供电荷载流子陷阱中心，
c.在复合衬底的多晶硅层上形成绝缘层，和
d.在绝缘层上形成至少一个薄膜无源器件。
2.根据权利要求1的方法，其中多晶硅层具有高于0.1k欧姆厘米的电阻率。
3.根据权利要求2的方法，其中应用CVD在本征单晶硅晶片上沉积多晶硅层。
4.根据权利要求1的方法，其中本征单晶硅晶片具有至少8英寸的直径。
5.根据权利要求1的方法，其中薄膜无源器件包括一个或多个电感器。
6.一种集成无源器件IPD，包括：
a.本征单晶硅晶片，所述本征单晶硅晶片具有高于500欧姆厘米的电阻率，
b.在本征单晶硅晶片上的多晶硅层，所述多晶硅层具有至少0.1微米且小于50微米的厚度并提供电荷载流子陷阱中心，
c.在多晶硅层上的绝缘层，和
d.在绝缘层上的至少一个薄膜电感器或电容器。
7.根据权利要求6的IPD，其中多晶硅层具有高于0.1k欧姆厘米的电阻率。
8.根据权利要求6的IPD，其中本征单晶硅晶片具有至少8英寸的直径。
9.根据权利要求6的IPD，其中薄膜无源器件包括一个或多个电感器。
10.根据权利要求6的IPD，包括多个电感器，和多个无源的电阻器和/或电容器器件。
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