CN101090262B - 复数滤波器、调谐系统、接收器和调谐方法 - Google Patents

Abstract

本发明提出了一种复数滤波器、调谐系统、接收器和调谐方法。该复数滤波器包括一个第一低通滤波器、一个第二低通滤波器、多个电阻、一个集成器、一个比较器和一个数字单元。复信号包括一个虚部和一个实部。集成器、比较器和数字单元构成一个调谐电路。调谐电路可生成多个控制信号来将复数滤波器调至预设频率。调谐电路可在预设长度的时间之后关闭。

Description

复数滤波器、调谐系统、接收器和调谐方法

技术领域

本发明系关于接收器，具体为低中频接收器。 

背景技术

接收器广泛用于射频信号传输中。在无线通讯领域，接收器常用于接收射频信号。接收器将射频信号转换为所需的中频信号并传输到需要使用中频信号的地方。接收器在电信中广为使用，如用于无线网络接入点。 

通常在设计接收器(例如宽带接收器)时使其可以处理具有大范围输入载波频率的输入信号。例如，电视接收器可处理的电视输入信号，其载波频率的范围为55MHz到880MHz。在信号处理或者传输的过程中，可能产生噪音和/或其它不受欢迎的信号并影响中频信号。 

因此，接收器中必须使用滤波器。嵌入接收器中的滤波器可过滤掉噪音或其它不受欢迎的信号。通常还需要一个调谐电路用于将滤波器调至所需的频率。为了不干扰滤波器的工作，调谐电路需要在调谐完成之后关闭。滤波器的配置可根据不同的工作条件而变化。有源容阻(RC)复数滤波器是一种常用的滤波器配置。 

级联极(cascade-pole)方法是一种常用的合成有源容阻复数滤波器的方法。然而，级联极方法的缺点在于对于一些电路参数例如电阻值和电容值敏感。此缺点将极大地影响接收器的性能。为了克服此缺点，我们使用跳耦式低通原型网络来合成滤波器，因其对于元件差异不甚敏感。 

因此，需要有一种设备和方法能够提供具有自动调谐功能的复数滤波器，该滤波器嵌入在精度高、动态范围大、配置简单和功耗低的接收器中，同时不增加接收器的复杂性。本发明的主旨即在于提供这种设备和方法。 

发明内容

本发明的一个实施例为一种具有自动调谐功能的用于过滤复信号的复数滤波器。复信号由虚部和实部构成。复数滤波器由一个N阶跳耦式第一低通滤波器、一个N阶跳耦式第二低通滤波器、多个电阻、一个集成器、一个比较器和一个数字单元构成。第一低通滤波器接收复信号的虚部并生成复数滤波器的一个输出信号。第二低通滤波器接收复信号的实部。上述的第一、二低通滤波器中的每一个电容元件都为一个由多个电容并联构成的电容组，有多个(N组)电阻分别对应连接在第一低通滤波器和第二低通滤波器的每一阶之间。集成器接收一个第一参考电压并生成一个输出信号。比较器将集成器的输出信号与第二参考电压相比较并根据比较的结果生成一个数字信号。数字单元接收到上述数字信号并生成一个第一控制信号、一个第二控制信号、一个第三控制信号和一个第四控制信号。第四控制信号传输给第一和第二低通滤波器，用于控制所述第一和第二低通滤波器中的电容组；其中，所述集成器包括一个电流源、一个电流镜、一个电容组、一个第一开关和一个第二开关，所述电流源可接收第一参考电压并将其转换为电流；所述电流镜可接收该电流并生成一个镜像电流，该镜像电流为充电电流；所述集成器中的电容组包括一个固定电容和多个开关电容，所述开关电容由所述数字单元生成的第三控制信号控制；所述第一开关，连接在电流镜和所述集成器中的电容组之间，由所述数字单元生成的第一控制信号控制；所述第二开关与所述集成器中的电容组并联，由所述数字单元生成的第二控制信号控制。 

本发明的另一实施例是一种用于复数滤波器的调谐系统。该调谐系统由一个调谐电路、一个晶体管和一个最终锁存器(final latch)构成。调谐电路生成一个锁闭信号。该调谐电路由一个集成器、一个比较器和一个数字单元构成。集成器接收一个第一参考电压并生成一个输出信号。比较器将来自集成器的输出信号与第二参考电压相比较并生成一个数字信号。数字单元接收到该数字信号并生成一个第一控制信号、一个第二控制信号、一个第三控制信号和一个第四控制信号。第四控制信号控制一复数滤波器中的电容组，从而将该复数滤波器调至预设的频率。晶体管的源端使用外部电源供电，漏端接所述调谐电路，栅极接收锁闭信号。晶体管由该锁闭信号控制，在调谐工作完成后，关断所述晶体管，从而关闭所述调谐电路。在调谐模式下，最终锁存器接收到锁闭信号并将第四控制信号传输给复数滤波器进行调谐；经过预设长度的时间后，最终锁存器关闭调谐电路。其中，所述集成器包括一个电流源、一个电流镜、一个电容组、一个第一开关和一个第二开关，所述电流源可接收第一参考电压并将其转换为电流；所述电流镜可接收该电流并生成一个镜像电流，该镜像电流为充电电流；所述集成器中的电容组包括一个固定电容和多个开关电容，所述开关电容由所述数字单元生成的第三控制信号控制；所述第一开关，连接在电流镜和所述集成器中的电容组之间，由所述数字单元生成的第一控制信号控制；所述第二开关与所述集成器中的电容组并联，由所述数字单元生成的第二控制信号控制。

本发明的另一实施例为一种用于处理射频信号的接收器。该接收器包括一个带通滤波器、一个低噪音放大器(LNA)、两个射频-中频混频器，一个如前所述的复数滤波器、一个具有自动增益控制(AGC)回路的可变增益放大器(VGA)、一个模数转换器(ADC)和一个数字单元。带通滤波器过滤射频信号。LNA将过滤后的信号放大。两个射频-中频混频器接收放大后的信号并将其转换为中频信号。中频信号为复信号，由虚部和实部构成。复数滤波器接收到中频信号并生成一个模拟信号。该复数滤波器为带通滤波器。VGA将该模拟信号放大。ADC将放大后的模拟信号转换为数字信号以用于进一步的处理。数字单元处理来自ADC的数字信号并将数字信号传输给外部组件。 

本发明的另一实施例为一种应用于前述复数滤波器的自动调谐的方法。该方法之步骤包括由电流镜生成一个充电电流，通过给所述集成器中的电容组充电和放电生成一个电压信号，通过一比较器将电压信号与一个参考电压相比较，该比较器根据比较结果生成一个数字信号，根据该数字信号由数字单元生成一个第一控制信号、一个第二控制信号、一个第三控制信号和一个第四控制信号，根据数字单元生成的所述第四控制信号来控制复数滤波器中的电容组，从而将复数滤波器调至预先设定的频率。 

附图说明

结合相应的附图，下文对典型实施例的描述将使本发明的优点显而易见。 

图1为复数滤波器及其低通原型的频率转换特性示意图； 

图2为使用本发明的一个典型复数滤波器的块图； 

图3为图2的复数滤波器中使用本发明的一个典型调谐电路； 

图4为图3中调谐电路的一个典型数字单元的块图； 

图5为存在于图2的复数滤波器和图3的调谐电路中的一个典型电容组的示意图； 

图6为图2中复数滤波器使用的另一典型调谐设备的简化块图； 

图7为图3中调谐电路使用的4个时钟信号的波形； 

图8为电容组的调谐代码简化图； 

图9为使用本发明的典型接收器的块图。 

具体实施方式

本发明提供了一种使用跳耦式低通原型直接合成的复数滤波器。使用跳耦式低通原型直接合成复数滤波器使得复数滤波器对于元件参数的容差不甚敏感。图1为复数滤波器及其低通原型转换频率的特性示意图100。曲线110为低通原型的传输函数，其带宽为ω_B。低通原型的截止频率分别为-ω_B/2和ω_B/2。曲线120为复数滤波器的传输函数。较之低通原型，复数滤波器的传输函数可以移至所需中心频率(centerfrequency)。复数滤波器的传输函数转移可以用以下等式(1)表示： 

H_C(ω)＝H_L(ω-ω_C)                (1) 

其中H_C(ω)为复数滤波器的传输函数，H_L(ω)为低通原型的传输函数，ω_C为复数滤波器的中心频率。 

图2为典型复数滤波器200的示意图。复数滤波器200可根据不同的应用要求处理接收到的中频信号。复数滤波器200包括一个第一跳耦式低通滤波器210，多个电阻220、230和240，以及一个第二跳耦式低通滤波器250。在此实施例中，复数滤波器200为一个三阶跳耦式有源RC复数滤波器。跳耦式低通滤波器210和250可以为三阶跳耦式低通滤 波器。另外，第一个三阶跳耦低通滤波器210具有和第二个三阶跳耦低通滤波器250相同的架构。多个电阻连接于跳耦低通滤波器210和250之间用于频率转换，其特性图1已作描述。这样，跳耦低通滤波器210、250和电阻220、230和240合成到复数滤波器200中。复数滤波器200的带宽和中心频率可分别等于ω_B和ω_C。 

在复数滤波器200中，三阶跳耦低通滤波器210和250都由3个集成器构成。另外，需要3组频率转换电阻来连接第一个三阶跳耦低通滤波器210和第二个三阶跳耦低通滤波器250。 

复数滤波器200可在其输入端接收2组输入信号。2组输入信号包括一个实部(“I”部)和一个虚部(“Q”部)。换言之，“I”部和“Q”部可各自分开输入给复数滤波器200。另外，中频信号中通常包括一个镜像(image)。该镜像可能干扰中频信号的处理和传输，故必须滤除。 

第一个三阶跳耦低通滤波器210由3个集成器212、214和216构成。在此实施例中，集成器212的输出作为集成器214的输入，而集成器214的输出作为集成器216的输入。每个集成器都由一个运算放大器(operational amplifier)和若干电阻和电容元件构成，电阻和电容元件通常围绕在运算放大器周围。与之类似，第二个三阶跳耦低通滤波器250由集成器252、254和256构成。每个集成器都由一个运算放大器和若干容阻件构成。 

为进行频率转换，需要3组电阻220、230和240连接于跳耦低通滤波器210和250之间。例如，第一组电阻220连接于集成器212和252之间。第一组电阻220包括4个电阻221、223、225和227。电阻221连接于集成器212中的运算放大器的反相输入端和集成器252中的运算放大器的第二输出端之间。电阻223连接在集成器212中的运算放大器的非反相输入端和集成器252中的运算放大器的第一输出端之间。电阻225连接于集成器212中的运算放大器的第一输出端和集成器252中运算放大器的反相输入端之间。电阻227连接于集成器212中的运算放大器的第二输出端和集成器252中的运算放大器的非反相输入端。 

由于第二组电阻230和第三组电阻240与第一组电阻220配置类似，因此其标号也与第一组电阻220类似。简便起见，不再描述类似的功能 和连接。 

图2中的每个电容元件都可为一个由多个电容并联构成的电容组。电容组的电容值可变。电容组的配置后文将详细说明。为了良好匹配和准确调谐，图2中所有的电容元件都为同一类型。另外，为了使得复数滤波器200匹配良好和调谐准确，所有的电阻也可从同一类型中选取。 

$R_T=\frac{1}{{\mathrm{\ω}}_C{C}_{\mathrm{INT}}}---\left(2\right)$

其中R_T为多个频率转换电阻的阻值，C_INT为多个集成器中的电容的容值，ω_C为复数滤波器200的中心频率。 

图2所示的三阶(第三阶)跳耦有源RC复数滤波器200仅用于说明。本领域技术人员将理解，复数滤波器200可以修改并使用更高阶的跳耦滤波器，例如，第四阶、第五阶或第N阶跳耦滤波器。当使用N阶跳耦滤波器时，需要N组电阻用于频率转换。 

图3为图2中复数滤波器200的调谐电路300的示意图。调谐电路300可将复数滤波器200调至所需的频率。调谐电路300可包括一个集成器310、一个比较器330和一个数字单元350。集成器310由电流源320、电流镜340和电容组360构成。集成器310作为参考滤波器，复数滤波器200作为主滤波器。 

电流源320可包括一个运算放大器322、一个NMOS晶体管324和一个参考电阻326。运算放大器322、NMOS晶体管324和参考电阻326构成一个“恒定-GM”结构。参考电阻326的类型可与图2复数滤波器200中的电阻类型相同。放大器322接收一个由调谐电路300内部生成的参考电压V_REF。当NMOS晶体管324打开时，参考电压可以转换为一个流经NMOS晶体管324和参考电阻326的参考电流。参考电流大小由等式(3)得出。 

$I_{\mathrm{REF}}=V_{\mathrm{REF}}{G}_M=\frac{V_{\mathrm{REF}1}}{R_{\mathrm{REF}}}---\left(3\right)$

其中I_REF为流经参考电阻326的电流，V_REF1为运算放大器322的参考电压，R_REF为参考电阻326的阻值。 

电流镜340由一个第一PMOS晶体管342和一个第二PMOS晶体管 344构成。电流镜可以给参考电流制造镜像。故电流镜340可输出一个充电电流，在充电模式下用于给电容组360充电。 

电容组360配备了一个充电开关311和一个放电开关313。电容组360由多个电容和开关构成，其连接方式以下将进一步描述。电容组360有两个端360A和360B。360B端接地。充电开关311连接在PMOS晶体管344的漏端和电容组360的360A端之间。当路径351的一个控制信号控制充电开关311打开，电容组360将进行充电，并在360A端生成一个较高输出信号，见等式(4)。另外，电容组360中的电容可以由数字单元350生成的调谐码(调谐序列)通过路径355控制打开或关闭。在一个实施例中，调谐码为5数位数字信号，用于控制电容组360中的所有电容。因此，当路径355上的调谐码变化时，电容组的容值可以变化。 

$V_o=\frac{I_{\mathrm{REF}}t}{C_{\mathrm{BANK}}}=\frac{V_{\mathrm{REF}1}}{R_{\mathrm{REF}}{C}_{\mathrm{BANK}}}t---\left(4\right)$

其中V_o为电容组360的输出信号，I_REF为电流镜340提供的充电电流，C_BANK为电容组360的容值，V_REF1为放大器322的参考电压，R_REF为参考电阻326的阻值，t为电容组360的充电时间。 

放电开关连接在电容组360的360A端和360B端之间。当电容组360工作于放电模式时，放电开关313由来自路径353的控制信号控制打开，致使电容组360短路。电容组360在放电模式下完全放电。 

如等式(4)所示，集成器310的输出信号(也就是电容组360的输出信号)包括一个参考滤波器的RC时间常数。因此，集成器310的输出信号可以看成是参考滤波器时间常数的一个函数，而参考滤波器可以通过改变电容组360的调谐码进行调谐。调谐电路300的调谐精度由电容组360的位数决定。如果位数为n，则调谐精度为 

在此实施例中，使用5位的系统作为示例。 

集成器310的输出信号(也就是电容组360的输出信号)V_o传输给比较器330的反相输入端，并与参考电压V_REF2相比较。当集成器310的输出信号V_o小于参考电压V_REF2时，比较器330生成“1”。数字单元350 从比较器330接收到“1”时，将提高5数位的调谐码直至V_o不小于参考电压V_REF2。相反，如果集成器310的输出信号V_o大于参考电压V_REF2，比较器将生成“0”。数字单元350将降低5数位的调谐码直至V_o不大于参考电压V_REF2。以上过程重复进行，以保证V_o最终接近V_REF2。在此调谐动作中，精度由位数决定，在此实施例中为 

数字单元350生成两个控制信号来控制开关311和313。路径351和353上的信号为时钟信号。每次比较之后，路径353上的控制信号将控制集成器310的输出信号放电。随后路径351上的控制信号将开始给电容组360充电。另外，数字单元350使用新的调谐码来调整集成器310和复数滤波器200中的电容组的阻值。路径355上的调谐码也可用于控制复数滤波器200中的电容组。 

本领域技术人员将理解，图2所示的复数滤波器200中，构成电容组360的电容为了良好匹配和准确调谐可选用同一类型的电容。本领域技术人员还将理解，调谐电路300可以并入复数滤波器200之中。换言之，调谐电路300和复数滤波器200可以嵌入一个集成电路(IC)中。 

图4为图3中调谐电路300的一个典型数字单元400的块图。数字单元400包括一个时钟生成器410、一个寄存器420、一个编码器430、一个计数器440和一个锁存器(latch)450。计数器440由一个加法器442和一个寄存器444构成。 

时钟生成器440由主时钟激活，可生成不同的时钟信号用于控制图3中集成器310的充电开关311和放电开关313。时钟生成器410可生成一个时钟信号Clk_p1用于控制寄存器420，可生成另一个时钟信号Clk_p2用于控制寄存器444。 

比较器330输出的信号“1”或“0”可存储在寄存器420中。在时钟信号Clk_p1的控制下，寄存器420中存储的信号可传输给编码器430。编码器430可将接收到的信号使用预设的算法进行编码，变成码序列(code series)。编码器430可将比较器330输出的1位输出信号变成5位码。举例来说，比较器330生成“1”，则由编码器430编码后变成“00001”。如果比较器330生成“0”，则编码后变成“11111”，亦即“-1”的互补 码(complementary word)。 

根据比较器330的比较结果，计数器440计算调谐码所需的增加量或减小量。实际操作中，编码器430生成的5位编码发送到加法器442。加法器442使用一个来自寄存器444的输出编码将该5位编码相加，生成一个经过校准的编码(更新码)。经过校准的编码随后存储在寄存器444中。在时钟信号Clk_p2的控制下，计数器440的输出(亦即寄存器444的输出码)可提供给集成器310中的电容组360。计数器440的输出作为一个控制编码工作，可控制电容组360中的开关打开或关闭。随后集成器310将生成一个新的输出信号，用于和比较器330中的参考电压比较。以上过程重复进行，直至调谐结束。在时钟信号Clk_p2的控制下，经过校准的编码也发送给锁存器(latch)450。锁存器450由调谐电路400内部生成的锁闭信号控制。当调谐结束时，锁存器450在锁闭信号控制下将经过校准的编码锁存。换言之，在另一个重新校准信号生成之前，经过校准的编码会一直存在于锁存器450中。调谐码(亦即经过校准的编码)将传输给复数滤波器200中的电容组以确定电容组的电容值。 

调谐过程可在一定的时间之后结束。如果调谐电路300中的电容组360的位数为N，则复数滤波器200的最长调谐时间为2^N个周期。因此，调谐动作可在2^N个周期之后自动结束。 

图5为存在于图2的复数滤波器200和图3的调谐电路300中的典型电容组500的示意图。如前已述，复数滤波器200和调谐系统300中的电容组必须为同一类型，以便于良好匹配和准确调谐。电容组500由一个固定电容520和开关电容510、530、550、570和590构成。开关电容510与开关501串联。与之类似，开关电容530、550、570和590分别与开关503、505、507和509串联。当相应的开关打开时，固定电容520与上述开关电容510、530、550、570和590中的任意一个或者多个并联。 

由于各种原因，复数滤波器200的RC时间常数可能有误差，例如±a％。可能的原因有信号处理、温度或其它原因。在这种情况下，电容组500的容值可由等式(5)和等式(6)确定。 

C_FIX＝C_N(1-a％)             (5) 

C_FIX+(C₀+2C₀+…+16C₀)＝C_N(1+a％)         (6) 

其中C_FIX为固定电容520的容值，a％为复数滤波器200的RC时间常数的误差，C_N为电容组的标称值，即一般情况下合成计算所得的值。C₀、2C₀、4C₀、8C₀和16C₀分别为开关电容510、530、550、570和590的容值。 

图6为另一典型调谐设备600的简化块图。调谐设备600由PMOS晶体管620、最终锁存器640和调谐电路660构成。由于调谐电路660与调谐电路300类似，简单起见，不再赘述类似配置和功能。 

图6中，调谐电路660生成的锁闭信号用于控制PMOS晶体管620和最终锁存器640。PMOS晶体管620的源端可使用外部电源V_DD1供电。PMOS晶体管620的漏端可向调谐电路660供电，电压为V_DD2。换言之，调谐电路660的工作电压即为V_DD2。因此，PMOS晶体管620即为开关，由锁闭信号控制。当锁闭信号为“0”时，PMOS晶体管620打开，电源V_DD1和V_DD2短路。此时，调谐电路660正常工作。当调谐完成、锁闭信号变为“1”时，PMOS晶体管620关闭。这样，电源V_DD1从电源V_DD2断开。此时，最终锁存器640可存储最终调谐码，供复数滤波器200中的电容组使用。 

图7为图3中的调谐电路300和数字单元400的4个时钟信号的波形图。这4个时钟信号由图4中的时钟生成器410产生，用于调谐电路300的计时。曲线720和740所示的时钟信号分别用于控制集成器310充电和放电。曲线760和780用于控制数字单元400中的寄存器420和444。 

图8为复数滤波器200和调谐电路300中的电容组使用的调谐码(调谐序列)的简化图800。如前已述，电容组使用5位调谐码，如曲线810所示。调谐过程中，调谐码可一直增加，直至调谐电路300达到所需的精度时调谐码变成“上下上下”。一定时间(例如T)之后，调谐电路300将关闭，以存储最终调谐码。 

图9所示为接收器900，该接收器使用了前面提到的实施例中的方法和技术。接收器900包括一个带通滤波器(BPF)910，一个低噪声放大器(LNA)920，2个射频-中频(RF-IF)混频器930和940，一个复数滤波 器950，一个可变增益放大器(VGA)960，一个自动增益控制(AGC)回路970，一个模数转换器(ADC)980和一个数字电路990。简便起见，图9仅给出此实施例中的必需组件。本领域技术人员将理解，接收器900的配置还需要一些附加的和外围的组件。 

接收器900可通过外部天线接收一个射频信号。接收到射频信号以后，使用BPF 910对其进行滤波，然后发送给LNA 920。经过LNA 920放大以后，射频信号发送给RF-IF混频器930和940。RF-IF混频器930和940可对放大后的射频信号进行下转换，使其从较高的射频变为中频。射频信号和中频信号的频率范围可根据用户的需要而变化。RF-IF混频器930和940可将中频信号分成2个部分，即虚部和实部。在本发明的一个实施例中，RF-IF混频器930和940可为正交混频器。 

复数滤波器950也是带通滤波器，可使用上述方法和技术来滤除中频信号中的镜像。经过复数滤波器950滤波以后，中频信号发送给VGA960。在AGC回路970的控制下，VGA 960可提供合适的增益。经过VGA960放大后，模拟信号的振幅得以优化，适于进一步处理。此后模拟信号发送给ADC 980并转换成数字信号。数字信号可由数字电路990接收并进行处理。经过处理的信号最后发送给外部组件作为源信号。 

实际操作中，为了将复数滤波器调至所需的频率，需要一个调谐电路。在启动程序中，复数滤波器200滤除中频信号中的镜像并由调谐电路300控制调至所需频率。在调谐模式下，调谐电路300中的数字单元生成一个充电控制信号、一个放电控制信号和一个第一N位信号来控制集成器310中的电容组360。该数字单元还生成一个第二N位信号来控制复数滤波器200中的电容组。 

在集成器310中，电流源320和电流镜340生成一个充电电流。在充电控制信号的控制下，开关311打开，充电电流给电容组360充电。由于电容组中的开关由N位信号控制打开或关闭，电容组360的容值可变。另外，当放电控制信号控制开关313打开时，电容组360将放电。 

集成器310输出信号的变化将使得不同的数字信号传输给数字单元400。数字单元400将数字信号存储在寄存器420中。编码器430根据时钟信号读取该数字信号并将其编码成为N位码。加法器442可将计数器 440的输出和来自编码器430的N位码相加，从而计算N位码的增加量或减小量。上述两个编码的和存储在寄存器444中。在另一时钟信号的控制下，该和被读出并用于控制集成器310中的电容组360。在锁存器450接收到一个锁闭信号之后，该和还发送给复数滤波器200中的电容组。此时，复数滤波器200的调谐在经过预设的时间之后已经结束。 

本说明书描述之实施例仅为实现本发明的多个实施例之部分，用于例证而非限制。本领域技术人员显然理解，在不背离所附权利要求书所界定的发明精神和发明范围的前提下，可以有许多其它的实施例。另外，在此描述和要求的组件可能为单数，在不明确说明限于单数的情况下，其复数同样视为本发明的主张。 

Claims (16)

1.一种用于复信号滤波的具有自动调谐功能的复数滤波器，复信号具有一个实部和一个虚部，该复数滤波器包括：

一个N阶跳耦式第一低通滤波器，可接收复信号的虚部并生成一个信号作为复数滤波器的一个输出信号；

一个N阶跳耦式第二低通滤波器，可接收复信号的实部；

上述的第一、二低通滤波器中的每个电容元件都为一个由多个电容并联构成的电容组；

N组电阻，分别对应连接在第一和第二低通滤波器每一阶之间；

一个集成器，可接收一个第一参考电压并生成一个输出信号；

一个比较器，可将上述集成器生成的输出信号与一个第二参考电压相比并根据比较结果生成一个数字信号；

一个数字单元，可接收该数字信号并生成一个第一控制信号、一个第二控制信号、一个第三控制信号和一个第四控制信号，第四控制信号传输给第一和第二低通滤波器，用于控制所述第一和第二低通滤波器中的电容组；

其中，所述集成器包括：

一个电流源，可接收第一参考电压并将其转换为电流；

一个电流镜，可接收该电流并生成一个镜像电流，该镜像电流为充电电流；

一个电容组，该电容组包括一个固定电容和多个开关电容，所述开关电容由所述数字单元生成的第三控制信号控制；

一个第一开关，连接在电流镜和所述集成器中的电容组之间，所述第一开关由所述数字单元生成的第一控制信号控制；

一个第二开关，与所述集成器中的电容组并联，所述第二开关由所述数字单元生成的第二控制信号控制。

2.如权利要求1所述之复数滤波器，其特征在于，所述第一和第二低通滤波器各包括多个集成器，每个集成器都由一个运算放大器和多个电容组和电阻元件构成。

3.如权利要求1所述之复数滤波器，其特征在于，所述数字单元还包括：

一个时钟生成器，可生成一个第一时钟信号和一个第二时钟信号；

一个寄存器，可存储比较器生成的数字信号并在第一时钟信号的控制下输出该数字信号；

一个编码器，可将寄存器输出的数字信号编码并生成一个第一编码；

一个计数器，可更新编码器输出的第一编码并生成一个第二编码给集成器；

一个锁存器，可接收第二编码并生成第四控制信号给复数滤波器。

4.如权利要求3所述之复数滤波器，其特征在于，所述计数器还包括：

一个加法器，可将第一编码和第二编码相加并生成一个和；

一个寄存器，可存储加法器生成的和并在第二时钟信号的控制下更新第二编码。

5.一种用于复数滤波器的调谐系统，其特征在于，所述系统包括：

一个调谐电路，可生成锁闭信号，该调谐电路包括：

一个集成器，可接收一个第一参考电压并生成一个输出信号；

一个比较器，可将集成器生成的输出信号与一个第二参考电压相比较并生成一个数字信号；

一个数字单元，可接收该数字信号并生成一个第一控制信号、一个第二控制信号、一个第三控制信号和一个第四控制信号，第四控制信号控制一复数滤波器中的电容组，从而将该复数滤波器调至预设的频率；

一个晶体管，源端使用外部电源供电，漏端接所述调谐电路，向其供电，栅极接收锁闭信号，该晶体管由锁闭信号控制，在调谐工作完成后，关断所述晶体管，从而关闭所述调谐电路；

一个最终锁存器，可接收锁闭信号并在调谐模式下将第四控制信号传输给一复数滤波器进行调谐；

其中，所述集成器还包括：

一个电流源，可接收第一参考电压并将第一参考电压转换为一个电流；

一个电流镜，可接收该电流并生成一个镜像电流，该镜像电流为充电电流；

一个电容组，该电容组包括一个固定电容和多个开关电容，所述开关电容由所述数字单元生成的第三控制信号控制；

一个第一开关，连接在电流镜和所述集成器中的电容组之间，所述第一开关由所述数字单元生成的第一控制信号控制；

一个第二开关，与所述集成器中的电容组并联，所述第二开关由所述数字单元生成的第二控制信号控制。

6.如权利要求5所述之调谐系统，其特征在于，所述数字单元还包括：

一个时钟生成器，可生成一个第一时钟信号和一个第二时钟信号；

一个寄存器，可存储比较器生成的数字信号并在第一时钟信号的控制下输出该数字信号；

一个编码器，可将寄存器输出的数字信号编码并生成一个第一编码；

一个计数器，可更新编码器输出的第一编码并生成一个第二编码给集成器；

一个锁存器，可接收第二编码并生成第四控制信号给最终锁存器。

7.如权利要求6所述之调谐系统，其特征在于，所述计数器还包括：

一个加法器，可将第一编码和第二编码相加并生成一个和；

一个寄存器，可存储加法器生成的和并在第二时钟信号的控制下更新第二编码。

8.一种用于处理射频(RF)信号的接收器，其特征在于，包括：

一个带通滤波器(BPF)，可对射频信号进行滤波；

一个低噪声放大器(LNA)，可放大经过滤波的射频信号；

两个射频-中频(RF-IF)混频器，可接收经过放大的射频信号并将其转换为一个中频信号，该中频信号为复信号，包括一个虚部和一个实部；

一个如权利要求1所述的复数滤波器，可接收该中频信号并生成一个模拟信号，该复数滤波器为BPF；

一个配备自动增益控制(AGC)回路的可变增益放大器(VGA)，可放大模拟信号；

一个模数转换器(ADC)，可将经过放大的模拟信号转换为数字信号用于进一步的处理；

一个数字电路，可处理ADC输出的数字信号并将数字信号传输给外部组件。

9.如权利要求8所述之接收器，其特征在于，所述如权利要求1所述的复数滤波器中的第一低通滤波器和第二低通滤波器都含有多个集成器，每个集成器由一个运算放大器和多个电阻和电容组元件组成。

10.如权利要求8所述之接收器，其特征在于，所述数字单元还包括：

一个时钟生成器，可生成一个第一时钟信号和一个第二时钟信号；

一个寄存器，可存储ADC生成的数字信号并在第一时钟信号的控制下输出该数字信号；

一个编码器，可将寄存器输出的数字信号编码并生成一个第一编码；

一个计数器，可更新编码器输出的第一编码并生成一个第二编码；

一个锁存器，可将第二编码传输给外部元件。

11.如权利要求10所述之接收器，其特征在于，所述计数器还包括：

一个加法器，可将第一编码和第二编码相加并生成一个和；

一个寄存器，可存储加法器生成的和并在第二时钟信号的控制下更新第二编码。

12.一种应用于权利要求1所述的复数滤波器自动调谐的方法，其特征在于，所述步骤包括：

(a)由电流镜生成一个充电电流；

(b)通过给所述集成器中的电容组充电和放电生成一个电压信号；

(c)通过一比较器将该电压信号与一个参考电压相比较；

(d)该比较器根据比较结果生成一个数字信号；

(e)根据该数字信号，使用一个数字单元生成一个第一控制信号、一个第二控制信号、一个第三控制信号和一个第四控制信号；

(f)使用数字单元生成的所述第四控制信号来控制复数滤波器中的电容组，从而将复数滤波器调至预设频率。

13.如权利要求12所述之方法，其特征在于，所述步骤(b)还包括：

在所述第一控制信号的控制下，与所述集成器中的电容组串联的第一开关导通，使用充电电流给所述集成器中的电容组充电；

在所述第二控制信号的控制下，与所述集成器中的电容组并联的第二开关导通，给所述集成器中的电容组放电。

14.如权利要求12所述之方法，其特征在于，所述步骤(e)还包括：

在所述数字单元中的寄存器中存储数字信号；

在第一时钟信号的控制下，所述数字单元中的编码器读取存储的数字信号；

所述编码器将将读取的数字信号编码，生成一个编码；

所述数字单元中的加法器更新该编码；

所述数字单元根据更新后的编码生成所述第三控制信号。

15.如权利要求14所述之方法，其特征在于，所述步骤(e)还包括：

所述数字单元中的锁存器在锁闭信号控制下锁存所述第三控制信号；

所述数字单元生成所述第四控制信号。

16.如权利要求12所述之方法，其特征在于，所述步骤(f)还包括：

在调谐模式下将复数滤波器调至预设频率；

在预设长度的时间之后关闭调谐模式。

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