CN101075585A - 半导体结构及其制造方法 - Google Patents
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Abstract
公开了一种应变HOT MOSFET制造方法。该MOSFET制造方法包括提供半导体结构，该半导体结构包括：(a)具有第一结晶取向的第一半导体层，(b)在第一半导体层的顶上的埋置绝缘层，(c)在埋置氧化层的顶上的第二半导体层。第二半导体层具有与第一结晶取向不同的第二结晶取向。该方法还包括在具有第一结晶取向的第一半导体层的顶上形成第三半导体层。该方法还包括在第三半导体层的顶上形成第四半导体层。第四半导体层(a)包括与第三半导体层的材料不同的材料，并且(b)具有第一结晶取向。
Description
技术领域
本发明涉及MOSFET，并且更具体地，涉及应变HOT(混合取向技术)MOSFET。
背景技术
常规CMOS器件包括在同一衬底上形成的N沟道晶体管和P沟道晶体管。为了使器件更好地操作，N沟道晶体管形成在拉伸应变的第一结晶取向半导体上，而P沟道晶体管形成在压缩应变的第二结晶取向半导体上。因此，需要一种比现有技术简单的形成CMOS器件的方法。
发明内容
本发明提供一种半导体制造方法，包括：提供半导体结构，该半导体结构包括：(a)第一半导体层，具有第一结晶取向，(b)埋置绝缘层，在第一半导体层的顶上，(c)第二半导体层，在埋置氧化层的顶上，其中第二半导体层具有第二结晶取向，并且其中第二结晶取向与第一结晶取向不同；在第一半导体层的顶上形成第三半导体层，其中第三半导体层具有第一结晶取向；和在第三半导体层的顶上形成第四半导体层，其中第四半导体层包括与第三半导体层的材料不同的材料，并且其中第四半导体层具有第一结晶取向。
本发明提供一种半导体结构，包括：(a)第一半导体层，具有第一结晶取向；(b)埋置氧化层，在第一半导体层的顶上；(c)第二半导体层，在埋置氧化层的顶上，其中第二半导体层具有第二结晶取向，并且其中第二结晶取向与第一结晶取向不同；(d)第三半导体层，在第一半导体层的顶上，其中第三半导体层具有第一结晶取向；和(e)第四半导体层，在第三半导体层的顶上，其中第四半导体层包括与第三半导体层的材料不同的材料，并且其中第四半导体层具有第一结晶取向。
本发明提供一种半导体制造方法，包括：提供半导体结构，该半导体结构包括：(a)第一半导体区域，具有第一结晶取向，(b)第二半导体区域，具有第二结晶取向，其中第二结晶取向与第一结晶取向不同，和(c)绝缘区域，其中第一半导体区域和第二半导体区域通过绝缘区域相互电绝缘；形成(i)第一牺牲区域，在第一半导体区域的顶上，和(ii)第二牺牲区域，在第二半导体区域的顶上，其中第一牺牲区域的第一厚度比第二牺牲区域的第二厚度小；和蚀刻第一和第二牺牲区域，使得第一牺牲区域完全除去，但是第二牺牲区域的一部分仍保留在第二半导体区域的顶上。
本发明提供一种比现有技术简单的形成CMOS器件的方法。
附图说明
图1至图13表示按照本发明的实施例的第一半导体结构的第一制造工艺。
图14至图25表示按照本发明的实施例的第二半导体结构的第二制造工艺。
具体实施方式
图1至图13表示按照本发明的实施例的第一半导体结构100的第一制造工艺。
更具体地，参考图1，在一个实施例中，第一制造工艺以一个SOI(绝缘体上硅)衬底150开始。在一个实施例中，SOI衬底150包括半导体衬底120、例如埋置氧化(BOX)层的埋置绝缘层130、和硅层140。说明性地，半导体衬底120包括硅并且具有结晶表面取向(110)，埋置氧化层130包括二氧化硅，以及硅层140具有结晶表面取向(100)。可选择地，半导体衬底120具有结晶表面取向(100)，并且硅层140具有结晶表面取向(110)。在一个实施例中，通过常规方法，例如晶片键合或SIMOX(注氧隔离)，形成SOI衬底150。
接下来，在一个实施例中，在硅层140的顶上形成垫层210。说明性地，垫层210包括由CVD(化学汽相沉积)形成的氮化硅层，和由热氧化形成的下部氧化硅层(未示出)。
接下来，在一个实施例中，对垫层210进行构图，结果形成如图2所示的构图的垫区域210’。说明性地，构图的垫区域210’(图2)通过对垫层210进行光刻和蚀刻而形成。
接下来，参考图2，在一个实施例中，将构图的垫区域210’用作掩膜，以对硅层140和埋置氧化层130进行定向蚀刻，结果分别形成硅区域140’和BOX区域130’(如图3所示)。说明性地，通过RIE(反应离子蚀刻)工艺，执行对硅层140和埋置氧化层130的蚀刻。可以将构图的垫区域210’、硅区域140’和BOX区域130’共同地称为一个块310，如图3所示。
接下来，参考图4，在一个实施例中，在块310的侧壁上形成隔离层410。隔离层410可以包括氧化硅或氮化硅，通过(i)在图3的结构100的顶上(包括块310的侧壁上)到处CVD一层隔离材料(未示出)，并且然后(ii)对沉积的隔离材料(未示出)定向回蚀刻而形成，结果形成隔离层410。
接下来，参考图5，在一个实施例中，在半导体衬底120的顶上形成可选的硅区域510。说明性地，通过在半导体衬底120上外延生长硅而形成硅区域510，结果形成硅区域510，具有与半导体衬底120相同的结晶取向，即(110)。在一个实施例中，生长硅区域510，使得它的顶表面512比硅区域140’的顶表面141低。在可选的实施例中，生长硅区域510，使得它的顶表面比硅区域140’的顶表面141高，并且使硅区域510凹进，结果使它的顶表面512比硅区域140’的顶表面141低。
接下来，参考图6，在一个实施例中，在硅区域510的顶上形成区域610，包括与硅区域510不同的材料。说明性地，区域610包括SiGe(硅和锗的混合物)。优选地，区域610中锗(Ge)与硅(Si)之间的原子比可以在从1∶99到99∶1的范围内，更优选地在从1∶4到4∶1的范围内，并且最优选地在从1∶2到2∶1的范围内。在一个实施例中，区域610中锗与硅之间的原子比是2∶3。在另一个实施例中，区域610包括锗(Ge)。可选择地，区域610包括SiC(硅和碳的混合物)。区域610中碳(C)与硅(Si)之间的原子比可以优选地在从0.01∶99.99到10∶90的范围内，更优选地在从0.1∶99.9到5∶95的范围内，并且最优选地在从0.5∶99.5到2∶98的范围内。在一个实施例中，区域610中碳与硅之间的原子比是1∶99。在一个实施例中，通过在硅区域510上(但是不在构图的垫区域210’和隔离层410的顶上)外延生长，形成区域610，结果形成具有与硅区域510相同结晶取向(110)的区域610。在一个实施例中，使区域610过生长，使得区域610的顶表面611比构图的垫区域210’的顶表面211处在更高水平。
区域510和610可以使用任何适当技术生长，可以使用包括但不限于超高真空化学汽相沉积(UHVCVD)。其他常规技术包括快速热化学汽相沉积(RTCVD)、金属有机化学汽相沉积(MOCVD)、低压化学汽相沉积(LPCVD)、受限反应工艺CVD(LRPCVD)、分子束外延(MBE)等。
接下来，在一个实施例中，对图6的结构100执行平坦化工艺，例如CMP(化学机械抛光)工艺，以便使区域610的顶表面611与构图的垫区域210’的顶表面211为共平面，如图7所示。
接下来，参考图7，在一个实施例中，使区域610凹进，以便使区域610的顶表面611与硅区域140’的顶表面141为共平面，如图8所示。说明性地，通过RIE工艺使区域610凹进。可选择地，通过热氧化使区域610的一部分转变成氧化物(未示出)并且然后除去氧化物，从而使区域610凹进。
接下来，参考图8，在一个实施例中，除去垫层210’和隔离层410的一部分，以便使硅区域140’的顶表面141暴露于周围环境，结果形成图9的结构100。可以通过任何适当的常规工艺来除去垫层210’。
接下来，参考图10和图12，在一个实施例中，通过常规构图、沟蚀刻和沟填充工艺，除去隔离层410(图10)的全部或部分，并且形成STI(浅沟隔离)区域1210(图12)。在一个实施例中，STI的底部1011比半导体衬底120的顶表面122低。说明性地，STI区域1210包括二氧化硅。
在一个实施例中，从图10至图12的转变在图10和图11中示出。更具体地，参考图10，在图9的结构100的顶上形成硬掩膜层1005。接下来，在一个实施例中，在垫层的顶上形成构图的光致抗蚀剂层1010。说明性地，构图的光致抗蚀剂层1010通过光刻工艺形成，使得在氮化物隔离层410正上方有存在开口1012。接下来，在一个实施例中，将构图的光致抗蚀剂层1010用作一个掩膜，以构图硬掩膜层1005。接下来，除去构图的光致抗蚀剂层1010，并且然后将构图的硬掩膜层1005用作一个掩膜，以蚀刻和除去在开口1012正下方的区域，结果形成一个沟槽1010’，如图11所示。应该注意该蚀刻也除去氮化物隔离层410。
参考图12，应该注意，衬底1250可以称作一个HOT(混合取向技术)衬底1250，因为它具有两个具有不同结晶取向的半导体区域。而且，区域410’和区域610包括不同的半导体材料。另外，由于区域610中的材料与区域610下部的材料之间的晶格失配而引起区域610应变。说明性地，区域140’包括硅，并且具有结晶取向(100)，而区域610包括SiGe，并且具有结晶取向(110)。因为区域610中的SiGe与下部区域510中的硅之间的晶格失配，使区域610具有压缩应力。可选择地，区域140’包括硅，并且具有结晶取向(110)，而区域610包括SiC，并且具有结晶取向(100)。因为区域610中的SiC与下部区域510中的硅之间的晶格失配，使区域610具有拉伸应力。
接下来，参考图13，在一个实施例中，通过常规方法，在(100)硅区域140’上形成N沟道晶体管1310，并且在(110)外延(epi)区域610上形成P沟道晶体管1320。说明性地，N沟道晶体管1310包括栅电介质层1311、栅电极1312和源极/漏极区域1313，并且P沟道晶体管1320包括栅电介质层1321、栅电极1322和源极/漏极区域1323。
应该注意，如图13说明，因为在(100)硅区域140’上形成N沟道晶体管1310并且在(110)区域610上形成P沟道晶体管1320，所以使N沟道晶体管1310和P沟道晶体管1320两者的性能最优化。而且，因为半导体区域610包括在包含硅的半导体区域510上形成的SiGe，所以使半导体区域610压缩应变。P沟道晶体管1320的性能由于区域610的压缩应变而进一步改进。最终，因为载流子迁移率在SiGe中比在硅中高，所以与在硅区域上形成P沟道晶体管比较，在SiGe区域610上形成P沟道晶体管1320进一步提供性能增强。
在上述实施例中，区域610包括SiGe或SiC。可选择地，区域610可以仅包括锗。
在图13所示的可选择实施例中，区域140’包括硅，并且具有结晶取向(110)，而区域610包括SiC，并且具有结晶取向(100)。因为区域610中的SiC与下部区域510中的硅之间的晶格失配，所以使区域610拉伸应变。在具有结晶取向(110)的硅区域140’中形成P沟道晶体管，并且在拉伸应变SiC区域610中形成N沟道晶体管。通过在(110)上形成P沟道晶体管，使它的性能增强。同时，N沟道晶体管的性能在(1)拉伸应变的、(2)(100)区域和(3)SiC区域上增强。
图14至图25表示按照本发明的实施例的第二半导体结构200的第二制造工艺。
更具体地，参考图14，在一个实施例中，第二制造工艺以图14的结构200开始。说明性地，除了区域1410的顶表面1412与区域210’的顶表面212共平面之外，图14的结构200与图5的结构100类似。应该注意图14的结构200和图5的结构100两者的类似区域具有相同标号。在一个实施例中，除了使硅区域1410外延生长并且平坦化以便硅区域1410的顶表面1412与构图的垫区域210’的顶表面212共平面之外，图14的结构200的形成与图5的结构100的形成类似。
接下来，在一个实施例中，在图14的结构200上执行与将图7的结构100转变到图9的结构100的工艺类似的工艺，结果形成图15的结构200。更具体地，使区域1410凹进，并且然后除去区域210’和隔离层410的顶部分，结果形成图15的结构200。应该注意，在所述除去之后区域1410(图14)所留下的是一个硅区域1410’。
接下来，在一个实施例中，在图15的结构200上执行与将图9的结构100转变到图12的结构100的工艺类似的工艺，结果形成图16并且然后图17的结构200。
接下来，参考图18，在一个实施例中，分别在硅区域140’和硅区域1410’的顶上形成二氧化硅区域1810和1820。说明性地，通过分别热氧化在硅区域140’和硅区域1410’的顶上的硅，形成二氧化硅区域1810和1820。应该注意，硅区域140’具有结晶取向(100)，并且硅区域1410’具有结晶取向(110)。因此，硅区域140’上硅的氧化速率比硅区域1410’上硅的氧化速率慢。结果，二氧化硅区域1820的厚度1821比硅区域1810的厚度1811大，如图18所示。
接下来，在一个实施例中，对二氧化硅区域1810和1820进行蚀刻，使得完全除去二氧化硅区域1810，并且二氧化硅区域1820的一部分1820’(图19)仍保留(因为二氧化硅区域1820的厚度1821比硅区域1810的厚度1811大(图18))。硅区域1820的一部分1820’称为硅区域1820’，如图19所示。在一个实施例中，通过利用含有氢氟酸的蚀刻剂的定时湿蚀刻工艺，或例如等离子体蚀刻或RIE(反应离子蚀刻)的干蚀刻工艺，执行对二氧化硅区域的蚀刻。
接下来，参考图20，在一个实施例中，在硅区域140’中形成氮化硅区域2010。说明性地，在具有至少一个氮种类(例如氨)的环境中，通过使硅区域140’的硅热氮化，形成氮化硅区域2010。因为区域1410’由二氧化硅区域1820覆盖，所以在这个区域中无氮化硅形成。
接下来，在一个实施例中，通过常规蚀刻工艺，例如湿蚀刻工艺或干蚀刻工艺，除去硅区域1820’，直到硅区域1410’的顶表面1411暴露于周围环境为止，结果形成图21的结构100。
接下来，参考图21，在一个实施例中，使硅区域1410’凹进，直到硅区域1410’的顶表面1411(图22)与BOX区域130’的顶表面131共平面为止，结果形成硅区域1410”，如图22所示。在凹进工艺期间区域140’受到氮化硅层2010的保护。
接下来，参考图23，在一个实施例中，在硅区域1410”的顶上形成外延区域2210。说明性地，区域2210包括SiGe。在一个实施例中，通过在硅区域1410”的顶上外延生长SiGe来形成区域2210。在一个实施例中，使区域2210过生长，以便区域2210的顶表面2211比氮化硅区域2010的顶表面2011处在更高水平。
接下来，在一个实施例中，在图23的结构200上，执行与图6的结构100转变到图9的结构100的工艺类似的工艺，结果形成图24的结构200。
接下来，参考图25，图25的结构200与图13的结构100类似；因此，它具有相同特征。说明性地，通过常规方法，在具有结晶取向(100)的硅区域140’上形成N沟道晶体管2410，并且在具有结晶取向(110)的区域2210上形成P沟道晶体管2420。说明性地，N沟道晶体管2410包括栅电介质层2411、栅电极2412和源极/漏极区域2413，并且P沟道晶体管2420包括栅电介质层2421、栅电极2422和源极/漏极区域2423。在上述实施例中，区域2210包括SiGe。可选择地，区域2210可以仅包括锗。
在上述第二半导体200的实施例中，区域140’包括硅，并且具有结晶取向(100)，而区域2210包括SiGe，并且具有结晶取向(110)。可选择地，区域140’包括硅，并且具有结晶取向(110)，而区域2210包括SiC，并且具有结晶取向(100)。区域2210中碳(C)与硅(Si)之间的原子比可以优选地在从0.01∶99.99到10∶90的范围内，更优选地在从0.1∶99.9到5∶95的范围内，并且最优选地在从0.5∶99.5到2∶98的范围内。在一个实施例中，区域2210中碳与硅之间的原子比为1∶99。
虽然在这里为了说明而描述了本发明的特定实施例，但是对本领域技术人员来说许多变更和变化将变得显而易见。因此，所附权利要求打算包含落入本发明的真正精神和范围内的所有这些变更和变化。
Claims (20)
1.一种半导体制造方法，包括：
提供半导体结构，该半导体结构包括：
(a)第一半导体层，具有第一结晶取向，
(b)埋置绝缘层，在所述第一半导体层的顶上，
(c)第二半导体层，在所述埋置氧化层的顶上，其中所述第二半导体层具有第二结晶取向，并且其中所述第二结晶取向与所述第一结晶取向不同；
在所述第一半导体层的顶上形成第三半导体层，其中所述第三半导体层具有所述第一结晶取向；和
在所述第三半导体层的顶上形成第四半导体层，其中所述第四半导体层包括与所述第三半导体层的材料不同的材料，并且其中所述第四半导体层具有所述第一结晶取向。
2.根据权利要求1所述的方法，其中所述第一、第二和第三半导体层包括硅，并且其中所述第四半导体层包括Si和Ge的混合物。
3.根据权利要求1所述的方法，其中所述第一、第二和第三半导体层包括硅，并且其中所述第四半导体层包括Si和C的混合物。
4.根据权利要求1所述的方法，其中所述埋置绝缘层包括二氧化硅。
5.根据权利要求1所述的方法，其中所述第一结晶取向是(110)，并且其中所述第二结晶取向是(100)。
6.根据权利要求5所述的方法，还包括分别在所述第二和第四半导体层上形成N沟道晶体管和P沟道晶体管。
7.根据权利要求1所述的方法，其中所述形成所述第三半导体层包括在所述第一半导体层上外延生长半导体材料。
8.根据权利要求1所述的方法，其中所述形成所述第四半导体层包括在所述第三半导体层上外延生长半导体材料。
9.一种半导体结构，包括：
(a)第一半导体层，具有第一结晶取向；
(b)埋置氧化层，在所述第一半导体层的顶上；
(c)第二半导体层，在所述埋置氧化层的顶上，其中所述第二半导体层具有第二结晶取向，并且其中所述第二结晶取向与所述第一结晶取向不同；
(d)第三半导体层，在所述第一半导体层的顶上，其中所述第三半导体层具有所述第一结晶取向；和
(e)第四半导体层，在所述第三半导体层的顶上，其中所述第四半导体层包括与所述第三半导体层的材料不同的材料，并且其中所述第四半导体层具有所述第一结晶取向。
10.根据权利要求9所述的结构，其中所述第一、第二和第三半导体层包括硅，并且其中所述第四半导体层包括Si和Ge的混合物。
11.根据权利要求9所述的结构，其中所述第一、第二和第三半导体层包括硅，并且其中所述第四半导体层包括Si和C的混合物。
12.根据权利要求9所述的结构，其中所述第一结晶取向是(110)，并且其中所述第二结晶取向是(100)。
13.根据权利要求9所述的结构，还包括分别在所述第二和第四半导体层上的NFET和PFET。
14.一种半导体制造方法，包括：
提供半导体结构，该半导体结构包括：
(a)第一半导体区域，具有第一结晶取向，
(b)第二半导体区域，具有第二结晶取向，其中所述第二结晶取向与所述第一结晶取向不同，和
(c)绝缘区域，其中所述第一半导体区域和所述第二半导体区域通过所述绝缘区域相互电绝缘；
形成(i)在所述第一半导体区域的顶上的第一牺牲区域，和(ii)在所述第二半导体区域的顶上的第二牺牲区域，其中所述第一牺牲区域的第一厚度比所述第二牺牲区域的第二厚度小；和
对所述第一和第二牺牲区域进行蚀刻，使得完全除去所述第一牺牲区域，但是所述第二牺牲区域的一部分仍保留在所述第二半导体区域的顶上。
15.根据权利要求14所述的方法，其中所述第一和第二半导体区域包括硅。
16.根据权利要求14所述的方法，其中所述绝缘区域包括氮化物材料。
17.根据权利要求14所述的方法，其中所述第一和第二牺牲区域包括二氧化硅。
18.根据权利要求14所述的方法，还包括：在执行所述对所述第一和第二牺牲区域进行蚀刻之后：
在所述第一半导体区域的顶上形成帽区域；
除去所述第二牺牲区域的所述保留部分。
19.根据权利要求18所述的方法，还包括：在执行所述除去所述第二牺牲区域的所述保留部分之后，在所述第二半导体区域上外延生长半导体材料，使得在所述第二半导体区域的顶上形成外延区域。
20.根据权利要求19所述的方法，还包括：在执行所述外延生长之后：
除去所述第一半导体区域的顶上的所述帽区域，以便使所述第一半导体区域暴露于周围环境；并且然后
在所述第一半导体区域上形成N沟道晶体管，并且在所述外延区域上形成P沟道晶体管。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101894741A (zh) * | 2009-05-18 | 2010-11-24 | 硅绝缘体技术有限公司 | 混合半导体基片的制造方法 |
| CN109509750A (zh) * | 2017-09-15 | 2019-03-22 | 格芯公司 | 具有反向偏压机制的堆叠soi半导体装置 |
| WO2023000466A1 (zh) * | 2021-07-22 | 2023-01-26 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| CN117690943A (zh) * | 2024-01-31 | 2024-03-12 | 合肥晶合集成电路股份有限公司 | 一种图像传感器的制作方法 |
| US12191142B2 (en) | 2021-07-22 | 2025-01-07 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for manufacturing semiconductor structure |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2893181B1 (fr) * | 2005-11-09 | 2008-01-11 | Commissariat Energie Atomique | Procede de realisation de premieres et secondes zones actives semi-conductrices distinctes et utilisation pour la fabrication de structures de type c-mos |
| US20070158739A1 (en) * | 2006-01-06 | 2007-07-12 | International Business Machines Corporation | Higher performance CMOS on (110) wafers |
| US7531392B2 (en) * | 2006-02-27 | 2009-05-12 | International Business Machines Corporation | Multi-orientation semiconductor-on-insulator (SOI) substrate, and method of fabricating same |
| US7888197B2 (en) * | 2007-01-11 | 2011-02-15 | International Business Machines Corporation | Method of forming stressed SOI FET having doped glass box layer using sacrificial stressed layer |
| US8803195B2 (en) * | 2007-08-02 | 2014-08-12 | Wisconsin Alumni Research Foundation | Nanomembrane structures having mixed crystalline orientations and compositions |
| US8053810B2 (en) * | 2007-09-07 | 2011-11-08 | International Business Machines Corporation | Structures having lattice-mismatched single-crystalline semiconductor layers on the same lithographic level and methods of manufacturing the same |
| US7678634B2 (en) * | 2008-01-28 | 2010-03-16 | International Business Machines Corporation | Local stress engineering for CMOS devices |
| WO2009095813A1 (en) * | 2008-01-28 | 2009-08-06 | Nxp B.V. | A method for fabricating a dual-orientation group-iv semiconductor substrate |
| US8211786B2 (en) * | 2008-02-28 | 2012-07-03 | International Business Machines Corporation | CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication |
| US20100176482A1 (en) | 2009-01-12 | 2010-07-15 | International Business Machine Corporation | Low cost fabrication of double box back gate silicon-on-insulator wafers with subsequent self aligned shallow trench isolation |
| US7785921B1 (en) * | 2009-04-13 | 2010-08-31 | Miasole | Barrier for doped molybdenum targets |
| US8134069B2 (en) * | 2009-04-13 | 2012-03-13 | Miasole | Method and apparatus for controllable sodium delivery for thin film photovoltaic materials |
| CN102473642B (zh) * | 2009-07-08 | 2014-11-12 | 株式会社东芝 | 半导体装置及其制造方法 |
| US9284639B2 (en) * | 2009-07-30 | 2016-03-15 | Apollo Precision Kunming Yuanhong Limited | Method for alkali doping of thin film photovoltaic materials |
| US8587063B2 (en) * | 2009-11-06 | 2013-11-19 | International Business Machines Corporation | Hybrid double box back gate silicon-on-insulator wafers with enhanced mobility channels |
| US20110162696A1 (en) * | 2010-01-05 | 2011-07-07 | Miasole | Photovoltaic materials with controllable zinc and sodium content and method of making thereof |
| US8592325B2 (en) * | 2010-01-11 | 2013-11-26 | International Business Machines Corporation | Insulating layers on different semiconductor materials |
| CN101986435B (zh) * | 2010-06-25 | 2012-12-19 | 中国科学院上海微系统与信息技术研究所 | 防止浮体及自加热效应的mos器件结构的制造方法 |
| FR2978602A1 (fr) * | 2011-07-29 | 2013-02-01 | St Microelectronics Sa | Procede de depot d'une couche d'oxyde de silicium de meme epaisseur sur du silicium et sur du silicium-germanium |
| CN102437158B (zh) * | 2011-11-30 | 2015-10-28 | 上海华力微电子有限公司 | Cmos半导体器件及其制造方法 |
| US10043921B1 (en) | 2011-12-21 | 2018-08-07 | Beijing Apollo Ding Rong Solar Technology Co., Ltd. | Photovoltaic cell with high efficiency cigs absorber layer with low minority carrier lifetime and method of making thereof |
| WO2013095656A1 (en) * | 2011-12-23 | 2013-06-27 | Intel Corporation | Common-substrate semiconductor devices having nanowires or semiconductor bodies with differing material orientation or composition |
| FR3006806A1 (fr) * | 2013-06-07 | 2014-12-12 | St Microelectronics Sa | Procede de formation de composants sur une couche de silicium-germanium |
| US10204989B2 (en) * | 2013-12-23 | 2019-02-12 | Intel Corporation | Method of fabricating semiconductor structures on dissimilar substrates |
| US9490161B2 (en) | 2014-04-29 | 2016-11-08 | International Business Machines Corporation | Channel SiGe devices with multiple threshold voltages on hybrid oriented substrates, and methods of manufacturing same |
| US9728640B2 (en) * | 2015-08-11 | 2017-08-08 | International Business Machines Corporation | Hybrid substrate engineering in CMOS finFET integration for mobility improvement |
| US10840152B2 (en) * | 2018-09-27 | 2020-11-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119400B2 (en) * | 2001-07-05 | 2006-10-10 | Isonics Corporation | Isotopically pure silicon-on-insulator wafers and method of making same |
| US7329923B2 (en) * | 2003-06-17 | 2008-02-12 | International Business Machines Corporation | High-performance CMOS devices on hybrid crystal oriented substrates |
| US7199451B2 (en) * | 2004-09-30 | 2007-04-03 | Intel Corporation | Growing [110] silicon on [001]-oriented substrate with rare-earth oxide buffer film |
| US7402477B2 (en) * | 2006-03-30 | 2008-07-22 | Freescale Semiconductor, Inc. | Method of making a multiple crystal orientation semiconductor device |
| US7436006B2 (en) * | 2006-05-19 | 2008-10-14 | International Business Machines Corporation | Hybrid strained orientated substrates and devices |
-
2006
- 2006-05-19 US US11/419,312 patent/US7439110B2/en active Active
-
2007
- 2007-04-27 CN CNA2007101022243A patent/CN101075585A/zh active Pending
-
2008
- 2008-05-29 US US12/128,653 patent/US20080224216A1/en not_active Abandoned
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101894741A (zh) * | 2009-05-18 | 2010-11-24 | 硅绝缘体技术有限公司 | 混合半导体基片的制造方法 |
| CN101894741B (zh) * | 2009-05-18 | 2014-10-08 | 硅绝缘体技术有限公司 | 混合半导体基片的制造方法 |
| CN109509750A (zh) * | 2017-09-15 | 2019-03-22 | 格芯公司 | 具有反向偏压机制的堆叠soi半导体装置 |
| CN109509750B (zh) * | 2017-09-15 | 2023-11-03 | 格芯(美国)集成电路科技有限公司 | 具有反向偏压机制的堆叠soi半导体装置 |
| WO2023000466A1 (zh) * | 2021-07-22 | 2023-01-26 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| US12191142B2 (en) | 2021-07-22 | 2025-01-07 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for manufacturing semiconductor structure |
| CN117690943A (zh) * | 2024-01-31 | 2024-03-12 | 合肥晶合集成电路股份有限公司 | 一种图像传感器的制作方法 |
| CN117690943B (zh) * | 2024-01-31 | 2024-06-04 | 合肥晶合集成电路股份有限公司 | 一种图像传感器的制作方法 |
Also Published As
| Publication number | Publication date |
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