[go: up one dir, main page]

CN101071799A - 树脂封装型半导体器件的制造方法及其所用的布线基板 - Google Patents

树脂封装型半导体器件的制造方法及其所用的布线基板 Download PDF

Info

Publication number
CN101071799A
CN101071799A CN 200710006189 CN200710006189A CN101071799A CN 101071799 A CN101071799 A CN 101071799A CN 200710006189 CN200710006189 CN 200710006189 CN 200710006189 A CN200710006189 A CN 200710006189A CN 101071799 A CN101071799 A CN 101071799A
Authority
CN
China
Prior art keywords
resin
area
wiring board
wiring
outer peripheral
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN 200710006189
Other languages
English (en)
Inventor
清水义明
福田敏行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN101071799A publication Critical patent/CN101071799A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明揭示一种树脂封装型半导体器件的制造方法及其所用的布线基板。树脂封装型半导体器件制造用的布线基板(1)采用下述的结构，即排列多个具有装载半导体元件的安装区(2)及电极布线(21)的元件区(6)，在包围前述多个元件区(6)的外周区(8)形成与树脂卡合的贯通孔17等卡合部，该卡合部配置成封装前述多个元件区(6)及外周区(8)。

Description

树脂封装型半导体器件的制造方法及其所用的布线基板
技术领域
本发明涉及树脂封装型半导体器件的制造方法及其所用的布线基板。
背景技术
在以往的树脂封装型半导体器件的制造方法中有一种方法是，将多个半导体元件装载在布线基板上，一次进行树脂封装，再利用切割形成一片片的单个半导体元件或多个半导体元件(例如参照特开2002-246336号公报)。
图14(a)、(b)、(c)为构成母材的布线基板的平面图及剖视图。该布线基板1将具有装载半导体元件用的安装区2及形成产品电路的电极布线21(布线3、通孔4等内层布线、电极端5等)的元件区6排列成矩阵状，将该元件区6的矩阵(称为产品区7)及包围它的外周区8设定作为进行一次封装的封装区9。另外，将由这样的产品区7及外周区8形成的封装区9隔开规定的间隔配置，形成将封装区9彼此之间分开的方向的切缝10。
图15所示为半导体器件的制造工序。如图15(a)所示，将半导体元件11装载在布线基板1的各产品区7的元件区6的安装区2，将半导体元件11与电极布线21利用金属细线12等进行电连接，利用一次成型法，用树脂13封装比产品区7大一圈的封装区9。然后根据需要，在切缝10的部位分割已经形成的树脂封装体14。
然后，如图15(b)～(d)所示，将其树脂面与切割带15粘贴，将树脂封装体14固定之后，从基板背面侧接触切割刀片16，进行切割，形成一片片与各元件区6对应的半导体器件。
这时，沿着一定方向的切割线La、Lb、Lc、Ld依次切割，然后沿与它垂直的方向的切割线Le、Lf、Lg、Lh依次切割。将树脂封装体14分割成细长的树脂封装体片后，将树脂封装体片分割成一个个半导体器件。
在分割树脂封装体片时，切去材料部分(产品区7的外侧)也分割成一片片(参照图15(d))。然而，这时若切割刀片16的转速快，或者切割刀片16的进给速度快，则在将切去材料部分与元件区6之间切割就要结束之前，切去材料部分的树脂13从固定的切割带15剥离，引起弹飞现象。
在将切去材料部分与元件区6之间切割还剩下一点的状态下，虽然由于基板比树脂软，因此吸收由切割刀片16的旋转而带来的振动和应力，但树脂正面受到振动和应力。而且，随着切去材料部分与元件区6的连接部分变短，从而剪切力变小，相应切去材料部分变得不能承受应力，从切割带15脱落，随之形成一片片的整个切去材料部分弹飞出去。切去材料部分的基板部分比树脂部分突出，对切割带15的粘结不牢固，这也是主要原因(参照图15(b))。
结果，在切割就要结束之前，被弹飞的切去材料部分的树脂拉伸，元件区6上的树脂的转角部分也一起飞走，得到的半导体器件在转角部分产生树脂缺口。弹飞的切去材料部分或被它剥离的树脂片也有时碰到切割刀片16，引起切割刀片16损坏。图15(d)中画斜线的部分是容易弹飞的部位。
为此，以往是通过放慢切割刀片16的转速或进给速度，以抑制切去材料部分的树脂13脱落，力图防止半导体器件的转角部分的树脂缺口及切割刀片16损坏，但这成为不能提高生产率的原因。
发明内容
本发明鉴于上述问题，其目的在于抑制切割时切去材料部分的树脂脱落，通过这样，防止半导体器件的树脂缺口及切割刀片损坏，同时提高生产率。
为了达到上述目的，本发明的布线基板，排列多个具有装载半导体元件的安装区及电极布线的元件区，在包围前述多个元件区的外周区形成与树脂卡合的卡合部，该卡合部配置成封装前述多个元件区及外周区。
卡合部可以是凹下部分，也可以是凸起部分。这凹下部分及凸起部分可以分别是圆形、椭圆形、多边形、或十字形。
在多个元件区沿XY方向排列成矩阵状时，卡合部至少配置在当半导体元件安装及树脂封装后对每个元件区按照X方向切割及Y方向切割的这个顺序进行分割时的、沿Y方向切割线的外周区；以及沿Y方向切割时的下游侧的X方向切割线的外周区。
卡合部最好与X方向及Y方向的各元件区排列的端部相对，并至少各配置一个。另外，卡合部最好配置在与各元件区的端边相对应的区域内，换句话说最好不配置在切割线上。
为了将树脂与基板牢固接合，卡合部最好沿与元件区的端边相交的方向排列成多段，最好沿元件区的端边交错配置，最好跨在外周区及其更外周侧的区域之间形成。
凸起部分也可以用保护层形成，也可以用保护层覆盖金属图形形成。金属图形最好由与构成电极布线的金属层的同一金属层形成。凹下部分也可以是贯通孔，也可以是盲孔。
本发明的树脂封装型半导体器件的制造方法，具有以下工序：准备排列多个具有安装区及电极布线的元件区，并在包围前述多个元件区的外周区具有与树脂卡合的卡合部的布线基板的工序；在前述布线基板的多个元件区的各个元件区安装半导体元件的工序；用树脂封装安装了前述半导体元件的多个元件区及外周区的工序；以及将利用树脂封装并且前述树脂与前述卡合部卡合的树脂封装体进行切割，形成一片片与前述元件区对应的半导体器件的工序。
在用树脂覆盖时，最好与元件区相比，使包围它的外周区的树脂要薄。因为能够减弱切割时的树脂的应力。
附图说明
图1为本发明第1实施形态的布线基板的构成图。
图2为说明使用图1的布线基板来制造树脂封装型半导体器件的方法的剖视图。
图3所示为使用图1的布线基板来制造树脂封装型半导体器件时的封装树脂形状图。
图4为本发明第2实施形态的布线基板的构成图。
图5为本发明第3实施形态的布线基板的构成图。
图6为本发明第4实施形态的布线基板的构成图。
图7为本发明第5实施形态的布线基板的构成图。
图8为本发明第6实施形态的布线基板的构成图。
图9为本发明第7实施形态的布线基板的构成图。
图10为本发明第8实施形态的布线基板的构成图。
图11为本发明第9实施形态的布线基板的构成图。
图12为本发明第10实施形态的布线基板的构成图。
图13为本发明第11实施形态的布线基板的构成图。
图14为以往的布线基板的构成图。
图15为说明使用图14的布线基板来制造树脂封装型半导体器件的以往以来的方法的剖视图。
具体实施方式
以下，参照附图说明本发明的实施形态。
图1所示为本发明第1实施形态的布线基板的构成。(a)表示该布线基板的元件装载面，(b)表示元件装载面的背面的电极端子面，(c)(d)分别表示该布线基板的A-A’线及B-B’线的剖面。
在图1中，布线基板1将具有装载半导体元件用的安装区2及形成产品电路的电极布线21的元件区6排列成矩阵状，将该元件区6的矩阵(产品区7)及包围它的外周区8设定作为进行一次封装的封装区9。另外，将由这样的产品区7及外周区8形成的封装区9隔开规定的间隔配置，形成将封装区9彼此之间分开的方向的切缝10。
电极布线21由为了与半导体元件进行电导通而配置在安装区2或其周围的布线3；将布线3引向基板背面侧用的通孔4等内层布线；以及在基板背面形成的电极端5构成。电极布线21使用Cu等。布线基板1的基材使用玻璃环氧等。
该布线基板1与前面用图14说明的以往的布线基板不同点在于，在包围产品区7的外周区8、即分割时的成为切去材料的区域，形成贯通孔17。
贯通孔17为圆形，很对称地配置在产品区7的周围。详细来说，对于每一个元件区6沿一定方向并排的排列，配置在排列的两端部。更详细来说，对于元件区6沿横向并排的排列，配置在排列的右侧及左侧，对于元件区6沿纵向并排的排列，配置在排列的上侧及下侧。各贯通孔17在与元件区6的端边(排列宽度)相对应的区域内，以小于端边的尺寸，形成在相当于端边的中间的位置。由于这样的贯通孔17只要与切缝10同时形成即可，因此不需要特别增加制成布线基板1时的工序。
图2所示为半导体器件的制造工序。如图2(a)所示，用银糊料等粘结剂将半导体元件11与布线基板1的各产品迟7的元件区6的安装区2进行裸芯片键合，将半导体元件11的电路面的电极与布线3的电极焊盘用Al或Au的金属细线12进行电连接。代替该连接法，也可以预先在半导体元件11的电路面的电极形成凸点(焊锡或Au等)，将电路面朝下，使半导体元件11对布线3的电极焊盘进行连接(倒装芯片连接)。
接着，如图2(b)(c)所示，利用一次成型法，用环氧树脂等树脂13封装比产品区7大一圈的封装区9，形成树脂封装体14。为此，装载布线基板1，使得封装区9配置在加热的成形金属模具的模槽内，对前述模槽内注入熔融的树脂，使其固化。
这时，上述贯通孔17中也充填了树脂13。这时的布线基板1的膨胀收缩被切缝10吸收，另外由于贯通孔17如上所述，很对称地配置在产品区7的周围，因此膨胀收缩也没有不平衡，所以能够抑制因封装时的温度变化而引起产生的连接不良。在树脂封装体14形成后，根据需要，在切缝10的部位分割布线基板1。
然后，如图2(d)所示，将其树脂面与切割带15粘贴，将树脂封装体14固定之后，从基板背面侧接触切割刀片16，进行切割，形成一片片与各元件区6对应的半导体器件。
这时，如图2(e)所示，沿着纵向(X方向)的切割线La、Lb、Lc、Ld依次切割，然后沿横向(Y方向)的切割线Le、Lf、Lg、Lh依次切割。将树脂封装体14分割成细长的树脂封装体片后，将树脂封装体片分割成一个个半导体器件。
在分割该树脂封装体片时，树脂13如上所述，由于充填在外周区8的贯通孔17中，因此与不存在贯通孔17的情况相比，对于布线基板1，由于附着面积增大及固定效果而牢牢地紧固。而且，由于贯通孔17配置在各排列的元件区6的两端部，因此在沿某一条切割线切割时，形成一片片的各切去材料部分的树脂13也与布线基板1紧固。由于贯通孔17形成在与各元件区6的端边相对应的区域内，因此用切割刀片16切割充填在贯通孔17内的树脂13，不会因而产生应力增大。
因此，即使比以往增大切割刀片16的转速或进给速度，由切割刀片16引起的应力在基板侧被有效吸收，能够抑制形成一片片的切去材料部分的树脂13从切割带15脱落、以及随之产生的前述切去材料部分的弹飞。因而，能够防止因切去材料部分的弹飞而引起的半导体器件的转角部分的树脂缺口或裂缝及切割刀片16损坏。如上所述，由于还不需要特别增加制成布线基板时的工序，因此能够提高生产率。
如图3所示，在进行树脂封装时，与产品区7的树脂部分相比，形成较薄的外周区8的树脂部分，从而还能够减弱树脂13从切割刀片16受到的应力。这里，在外周区8的转角部分的树脂部分，形成与产品区7的树脂部分构成阶梯的低位部分13a，同时在产品区7的树脂部分与低位部分13a之间、以及低位部分13a的外周侧，形成树脂厚渐渐减小的倾斜部分13b及13c。
另外，贯通孔17只要能够提高树脂13与布线基板1的紧固力、防止切去材料部分或从它上面剥离的树脂片产生弹飞即可，不限定于上述的位置及形状。例如，贯通孔17也可以如图4所示那样形成为十字形，也可以如图5所示那样形成为椭圆形，也可以如图6所示那样形成为四边形等多边形。最好是与树脂13勾住较多的十字形等，但只要根据设计的限制等，适当改变设计即可。
如图7(a)(b)所示，也可以跨在外周区8及其更外周侧的非封装区域之间形成贯通孔17。图示的贯通孔17避开切缝10，配置在纵向的元件区6排列的两端部。各贯通孔17在与元件区6的端边相对应的区域内，由夹住外周区8与非封装区的边界线的一对圆形孔及连接它们的窄缝构成。都形成得较小，使得尽可能不靠近产品区7。通过这样跨在外周区8及非封装区之间形成，能够提高将树脂13与布线基板1紧固的固定效果。
图8所示的贯通孔17配置在矩阵状并排的元件区6内的、最外侧的元件区6排列(纵列及横排)的两端部，即与转角部分的元件区6的两端边相对配置。
图9所示的贯通孔17配置在矩阵状并排的元件区6内的、最外侧的元件区6排列(纵列及横排)的端部，即与转角部分的元件区6的端边相对配置。但是，仅配置在上述那样对每个元件区6按照纵向(X方向)切割及横向(Y方向)切割的这个顺序进行分割时的、沿第1条Y方向切割线(Ly)的外周区、以及沿Y方向切割时的下游侧的X方向切割线(Lx)的外周区。
由于与切割带的粘结面积少的切去材料部分(转角部分)特别容易弹飞，因此如图8及图9所示那样仅准备在相邻部分也是有效的。
图10所示的贯通孔17配置在与矩阵状并排的元件区6内的、相邻两排列的元件区6的端边相对应的区域。虽然减少了贯通孔17的个数，但能够将从各排列的元件区6切下的切去材料部分的树脂与基板牢固地固定。减少贯通孔17的个数将可以与切缝10同时形成贯通孔17，这是有利的。
在布线基板1是双面布线基板时，即仅仅在基板是单层结构、而在两面形成布线或电极端子时，形成以上说明的那样的贯通孔17是合适的。另一方面，如图11(a)所示，在是多层布线基板时，即在基板是多层结构(内部形成布线层及绝缘层)、而在两面形成布线或电极端子时，也可以形成仅在元件装载面一侧的表层部分开口的盲孔17’，也可以利用激光加工等形成贯通全部层的贯通孔。如图11(b)所示，在元件装载面一侧设置保护层20时，也可以形成仅在保护层20开口的盲孔17’。
图12所示为本发明的其它布线基板的构成。(a)表示该布线基板的元件装载面，(b)(c)分别表示树脂封装状态下的该布线基板的D-D’线的剖面及E-E’线的剖面。
在该布线基板1上，形成与图1所示的贯通孔17同样配置及尺寸的圆形凸起部分18。各凸起部分18是利用保护层20覆盖金属图形19而形成的。这样的凸起部分18由于能够利用形成布线3时的金属层的一部分及保护层而形成，因此不需要特别增加制成布线基板1时的工序。
在特别想要增高凸起部分18时，则只要如图12(c)所示，在成为基底的金属图形19(若是与布线3相同的金属层，则为几μm左右)上涂布多次保护层20即可。保护层涂布一次，能形成几μm～几十μm的厚度。只要将产品区7遮蔽、形成通常的保护层厚度即可。
凸起部分18也可以和上述的贯通孔17相同，是椭圆形(参照图5)、四边形(参照图6)、十字形(参照图4)等。
另外，凸起部分18也可以和上述的贯通孔17(参照图7)相同，跨在外周区8及其更外周侧的非封装区之间形成。由于凸起部分18的固定效果达到树脂13的最外周部分，因此还能够抑制微小的树脂从切去材料部分弹飞。由于凸起部分18如上所述，是利用保护层20覆盖金属图形19构成的，而且由于保护层20具有弹性，因此在用封装金属模具夹紧凸起部分18时，上下金属模具之间也不会形成间隙，不发生树脂泄漏。对于保护层20的材料，多采用通过感光而固化的感光性高分子材料。例如，是聚乙烯系肉桂酸盐、环氧树脂系肉桂酸盐、聚乙烯苄叉苯乙酮等。
在即使想要制造的半导体器件的种类不同(因而需要的元件区6及产品区7的尺寸等不同)，但也想要使布线基板1的基板尺寸及封装金属模具通用、而有效利用时，这样跨在外周区8及非封装区之间的贯通孔17或凸起部分18是比较合适的。由于封装区9为与封装金属模具相对应的一定的尺寸，因此也有时外周区8的宽度较窄，但若是跨在外周区8及非封装区之间的贯通孔17或凸起部分18，则即使将一端配置在外周区8内的非封装区的附近，而固定效果也达成树脂的外周部。形成凸起部分18用的掩膜也可以与外周区8的宽度无关而通用。
图13所示为本发明的另外的其它布线基板的构成。(a)表示该布线基板的元件装载面，(b)(c)分别表示树脂封装状态下的该布线基板的F-F’线的剖面及G-G’线的剖面。
该布线基板1与用图12说明的布线基板的不同点在于，沿多个排列的元件区6的端边、包围产品区7的四方那样交错状配置多个凸起部分18。通过配置多个凸起部分18，从而对树脂13的附着面积增加，固定效果提高，能够有效地防止树脂13脱落。在这样配置多个凸起部分18时，各凸起部分18不需要太高，也可以仅利用保护层20形成。
除了交错配置以外，也可以沿多个排列的元件区6的端边排列多个凸起部分18，仅形成直线状的一排，也可以排列成多排(呈格子状)，也可以随机排列。无论什么情况，都能够增大附着面积，提高固定效果。
如上所述，本发明的布线基板1由于在包围排列的元件区6的外周区8、即切去材料部分形成与树脂13卡合的贯通孔17或凸起部分18，因此通过固定效果及附着面积增大，而能够提高树脂13对基板的固定力，能够在基板侧有效地吸收切割时的应力，防止树脂13脱落。
这样，即使比以往增大切割刀片的转速或进给速度，也能够防止切去材料部分的树脂从切割带15脱落、以及形成一片片的切去材料部分或树脂片的弹飞，能够防止从而造成的产品的树脂缺口或切割刀片损坏。还不需要特别增加制成布线基板时的工序，能够提高生产率。
这样的布线基板1广泛用于将多个半导体元件一次进行树脂封装后、再利用切割形成一片片的单个半导体元件或多个半导体元件的这种类型的树脂封装型半导体器件的制造。
也可以使上述的各贯通孔17及凸起部分18的形状或配置组合。另外，也可以将这些贯通孔17及凸起部分18用于与布线基板1同样使用的母材。在这样的母材的例子中，有将裸芯片焊盘部分及引线部分多组排列的、所谓引线框。

Claims (12)

1.一种布线基板，其特征在于，
排列多个具有装载半导体元件的安装区及电极布线的元件区，在包围所述多个元件区的外周区形成与树脂卡合的卡合部，该卡合部配置成封装所述多个元件区及外周区。
2.如权利要求1所述的布线基板，其特征在于，
卡合部是凹下部分或凸起部分。
3.如权利要求1或2所述的布线基板，其特征在于，
多个元件区沿XY方向排列成矩阵状，卡合部至少配置在当半导体元件安装及树脂封装后对每个元件区按照X方向切割及Y方向切割的这个顺序进行分割时的、沿Y方向切割线的外周区；以及沿Y方向切割时的下游侧的X方向切割线的外周区。
4.如权利要求3所述的布线基板，其特征在于，
卡合部与X方向及Y方向的各元件区排列的端部相对，并至少各配置一个。
5.如权利要求3所述的布线基板，其特征在于，
卡合部配置在与各元件区的端边相对应的区域内。
6.如权利要求3所述的布线基板，其特征在于，
卡合部沿与元件区的端边相交的方向，排列成多段。
7.如权利要求3所述的布线基板，其特征在于，
卡合部沿元件区的端边，交错配置。
8.如权利要求3所述的布线基板，其特征在于，
卡合部跨在外周区及其更外周侧的区域之间形成。
9.如权利要求2所述的布线基板，其特征在于，
凸起部分用保护层形成。
10.如权利要求2所述的布线基板，其特征在于，
凸起部分用保护层覆盖金属图形形成。
11.如权利要求10所述的布线基板，其特征在于，
金属图形由与构成电极布线的金属层相同的金属层形成。
12.一种树脂封装型半导体器件的制造方法，其特征在于，具有以下工序：
准备排列多个具有安装区及电极布线的元件区，并在包围所述多个元件区的外周区具有与树脂卡合的卡合部的布线基板的工序；
在所述布线基板的多个元件区的各个元件区安装半导体元件的工序；
用树脂封装安装了所述半导体元件的多个元件区及外周区的工序；以及
将利用树脂封装并且所述树脂与所述卡合部卡合的树脂封装体进行切割，形成一片片与所述元件区对应的半导体器件的工序。
CN 200710006189 2006-05-11 2007-01-29 树脂封装型半导体器件的制造方法及其所用的布线基板 Pending CN101071799A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006132046 2006-05-11
JP2006132046 2006-05-11
JP2006332714 2006-12-11

Publications (1)

Publication Number Publication Date
CN101071799A true CN101071799A (zh) 2007-11-14

Family

ID=38898886

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200710006189 Pending CN101071799A (zh) 2006-05-11 2007-01-29 树脂封装型半导体器件的制造方法及其所用的布线基板

Country Status (1)

Country Link
CN (1) CN101071799A (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101964312A (zh) * 2009-07-21 2011-02-02 株式会社村田制作所 树脂密封型电子元器件的制造方法及树脂密封型电子元器件的集合体
CN103066029A (zh) * 2012-12-13 2013-04-24 日月光半导体（上海）股份有限公司 封装基板条构造及其制造方法
CN108511408A (zh) * 2017-02-24 2018-09-07 三菱电机株式会社 半导体装置、半导体装置的制造方法
CN108695270A (zh) * 2017-03-29 2018-10-23 艾普凌科有限公司 树脂密封型半导体装置以及其制造方法
CN109860111A (zh) * 2019-02-21 2019-06-07 北京星英联微波科技有限责任公司 提高多孔石英电路成品率的方法
WO2020057035A1 (zh) * 2018-09-20 2020-03-26 江苏长电科技股份有限公司 封装结构选择性包封的封装方法及封装设备
CN112435998A (zh) * 2020-12-15 2021-03-02 南京工业职业技术大学 一种GaN HEMT器件的热应力管理引擎

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101964312B (zh) * 2009-07-21 2013-03-20 株式会社村田制作所 树脂密封型电子元器件的制造方法及树脂密封型电子元器件
CN101964312A (zh) * 2009-07-21 2011-02-02 株式会社村田制作所 树脂密封型电子元器件的制造方法及树脂密封型电子元器件的集合体
CN103066029A (zh) * 2012-12-13 2013-04-24 日月光半导体（上海）股份有限公司 封装基板条构造及其制造方法
CN103066029B (zh) * 2012-12-13 2015-07-15 日月光半导体(上海)有限公司 封装基板条构造及其制造方法
CN108511408B (zh) * 2017-02-24 2021-10-15 三菱电机株式会社 半导体装置、半导体装置的制造方法
CN108511408A (zh) * 2017-02-24 2018-09-07 三菱电机株式会社 半导体装置、半导体装置的制造方法
CN108695270A (zh) * 2017-03-29 2018-10-23 艾普凌科有限公司 树脂密封型半导体装置以及其制造方法
CN108695270B (zh) * 2017-03-29 2023-07-07 艾普凌科有限公司 树脂密封型半导体装置以及其制造方法
WO2020057035A1 (zh) * 2018-09-20 2020-03-26 江苏长电科技股份有限公司 封装结构选择性包封的封装方法及封装设备
US11784063B2 (en) 2018-09-20 2023-10-10 Jiangsu Changjiang Electronics Technology Co., Ltd. Packaging method and packaging device for selectively encapsulating packaging structure
CN109860111A (zh) * 2019-02-21 2019-06-07 北京星英联微波科技有限责任公司 提高多孔石英电路成品率的方法
CN109860111B (zh) * 2019-02-21 2021-02-19 北京星英联微波科技有限责任公司 提高多孔石英电路成品率的方法
CN112435998A (zh) * 2020-12-15 2021-03-02 南京工业职业技术大学 一种GaN HEMT器件的热应力管理引擎

Similar Documents

Publication Publication Date Title
US7504735B2 (en) Manufacturing method of resin-molding type semiconductor device, and wiring board therefor
US10115715B2 (en) Methods of making semiconductor device packages and related semiconductor device packages
US6927096B2 (en) Method of manufacturing a semiconductor device
US8253258B2 (en) Semiconductor device with hollow and throughhole and method of manufacturing same
US6841414B1 (en) Saw and etch singulation method for a chip package
US8710647B2 (en) Semiconductor device having a first conductive member connecting a chip to a wiring board pad and a second conductive member connecting the wiring board pad to a land on an insulator covering the chip and the wiring board
US7944049B2 (en) Semiconductor device and manufacturing method thereof
US7888179B2 (en) Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof
JP2003077946A (ja) 半導体装置の製造方法
CN101071799A (zh) 树脂封装型半导体器件的制造方法及其所用的布线基板
JP2002009097A (ja) 半導体装置とその製造方法
JP2000223608A (ja) 半導体パッケージ及びその製造方法
JP2002110718A (ja) 半導体装置の製造方法
US20140091479A1 (en) Semiconductor device with stacked semiconductor chips
JP2010103348A (ja) 半導体装置及びその製造方法
TWI382503B (zh) 四方扁平無引腳封裝
US20240162167A1 (en) Substrate and semiconductor module
US8198141B2 (en) Intermediate structure of semiconductor device and method of manufacturing the same
US20180226275A1 (en) Method for manufacturing semiconductor device
JP2009182004A (ja) 半導体装置
TWI692042B (zh) 半導體封裝結構及其製作方法
JP3920657B2 (ja) 樹脂封止型半導体装置の製造方法
JP3881189B2 (ja) 半導体装置の製造方法
KR100369394B1 (ko) 반도체패키지용 섭스트레이트 및 이를 이용한 반도체패키지의 제조방법
JP4723776B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20071114