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CN101048867A - 双向esd保护电路 - Google Patents

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CN101048867A
CN101048867A CNA2005800364011A CN200580036401A CN101048867A CN 101048867 A CN101048867 A CN 101048867A CN A2005800364011 A CNA2005800364011 A CN A2005800364011A CN 200580036401 A CN200580036401 A CN 200580036401A CN 101048867 A CN101048867 A CN 101048867A
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transistor
voltage
esd
scr
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CNA2005800364011A
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蒂莫西·帕特里克·保莱蒂
萨米尔·彭德哈克
韦恩·天峰·陈
乔纳森·布罗德斯基
罗伯特·斯坦霍夫
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Texas Instruments Inc
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Texas Instruments Inc
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Abstract

本发明揭示一种用于保护电路的输入/输出端子的静电放电(ESD)装置(10)，其具有：第一晶体管(M1)，其带有耦接在所述电路的输入/输出(I/O)端子(14)和节点(12)之间的集成可控硅整流器(SCR)；以及第二晶体管(M2)，其带有耦接在所述节点(12)和电源电压的负端子之间的集成可控硅整流器，其中所述第一晶体管的可控硅整流器响应于负ESD电压而触发，且所述第二晶体管的可控硅整流器响应于正ESD电压而触发。

Description

双向ESD保护电路
技术领域
本发明涉及集成电路，且更具体而言涉及双向静电释放电(ESD)保护电路。
背景技术
随着半导体技术的改进，场效应晶体管(FET)的使用在计算机和通信技术中变得更为广泛。这使得集成电路(IC)芯片中的FET的运行更快，且布置更紧凑。IC芯片广泛地用于所有电子设备，包括在苛刻的环境中制造和运行的设备。但是，苛刻的环境会增大IC芯片遭受高压静电放电(ESD)冲击的可能性，而IC芯片易受高压静电放电(ESD)冲击损坏。ESD冲击所导致的高电流会击穿FET的内部半导体材料，由此导致对IC芯片的损坏。IC芯片的易受ESD冲击损坏性已促成了人们对ESD保护电路的需求。
使用可控硅整流器(SCR)电路来保护IC芯片免受ESD冲击已为人们所知。SCR电路使用耦接在一起的两个双极结晶体管(BJT)-一个NPN型和一个PNP型。这两个BJT可在被ESD冲击触发时运行，以对ESD冲击所导致的电流进行分流(例如分流至地)，由此建立远离更脆弱的半导体材料的路径且保护FET，并由此保护IC芯片免受损坏。SCR电路通常在许多电子装置中用于该ESD保护目的。但是，SCR电路体积庞大且通常配置在其打算保护的IC芯片外部。
发明内容
本发明的一个方面涉及一种用于保护电路的输入或输出端子的静电放电装置。所述装置包括两个晶体管，每个晶体管均带有整体式可控硅整流器(SCR)。第一晶体管耦接在所述电路的输入/输出(I/O)端子和节点之间。第二晶体管耦接在所述节点和电源电压的负端子(例如地)之间。这些晶体管布置为彼此相对，以使其漏极端子共享一共用节点。
当发生正的静电放电(ESD)冲击时，第一晶体管起二极管耦合式晶体管的作用，通过承受正向偏压的整体式体二极管将电流从其源极传递到其漏极。共用漏极节点的电压将相对于第二晶体管的源极升高，直至其达到足以触发第二晶体管的整体式SCR的电平。第二晶体管的整体式SCR然后将箝位所述电压，从而使电流通过第二晶体管传递至负电压电源端子，由此减轻ESD损坏。
当发生负ESD冲击时，第二晶体管起二极管耦合式晶体管的作用，通过承受正向偏压的整体式体二极管将电流从其源极传递到其漏极。共用漏极节点的电压将相对于第一晶体管的源极升高，直至其达到足以触发第一晶体管的整体式SCR的电平。第一晶体管的整体式SCR然后将箝位所述电压，从而使电流通过第一晶体管传递至I/O端子，由此减轻ESD损坏。
本发明的另一个方面涉及一种具有整体式ESD保护的通信系统。与上述第一方面相似，该方面包括至少一个具有整体式SCR的晶体管。所述晶体管配置为通信驱动器，且所述电路进一步包括缓冲器，该缓冲器接收提供至通信驱动器晶体管的栅极的通信信号。电路以与上文所述相同的方式提供正ESD冲击保护。进一步，可知道，在添加另一个配置成使其漏极与通信驱动器晶体管的漏极共享一节点的晶体管时，该电路将也提供负ESD冲击保护。
附图说明
图1图解说明根据本发明一个方面的静电放电(ESD)保护装置的示意图。
图2图解说明描绘与根据本发明一个方面的ESD保护装置相关联的寄生二极管的示意图。
图3图解说明根据本发明一个方面带有整体式可控硅整流器(SCR)的横向扩散金属氧化物半导体场效应晶体管(LDMOSFET)的剖面视图。
图4图解说明根据本发明一个方面带有双向ESD保护的通信系统的示意图。
图5图解说明根据本发明一个方面的另一带有双向ESD保护的通信系统的示意图。
图6图解说明根据本发明一个方面带有用于正ESD电压的ESD保护的通信驱动器装置的示意图。
图7图解说明根据本发明一个方面带有具有双向ESD保护的通信驱动器电路的通信系统。
具体实施方式
本发明涉及一种具有双向静电放电(ESD)冲击保护能力的ESD电路装置。所述ESD装置包括至少一个带有整体式可控硅整流器(SCR)的晶体管。在一个实施例中，所述ESD装置包括两个这样的晶体管，其中每一者均起二极管耦合式晶体管的作用，因此每一者均包含具有正向和反向偏置能力的整体式体二极管。当电路遭受ESD事件时，所述晶体管中的一个将通过其中一个晶体管的正向偏置来传递电流，而另一个晶体管则触发整体式SCR以箝位高ESD电压，由此对电流进行分流并保护电路。通过使用两个相对设置的晶体管，电路可双向动作，因此其将保护电路免受正的和负的两种ESD冲击。
在本发明的一个实施例中，ESD装置采用横向扩散金属氧化物半导体场效应晶体管(LDMOSFET)。然而，可知道，其他带有整体式SCR的适当晶体管也可用于构造本发明。在某些LDMOS晶体管的设计中，由于受到不同掺杂的P型和N型半导体井的组合和布置，寄生双极晶体管是固有存在的。通过将这些井以特定的方式布置，可按一种在晶体管的结构内形成整体式SCR的方式形成寄生双极晶体管。另外，由于P型和N型井的布置，在LDMOS晶体管的整体结构内形成起寄生体二极管和衬底二极管作用的PN结。根据以上描述由此可知道，当布置在共用衬底上时，可将LDMOS晶体管布置成在集成电路(IC)内提供ESD保护。
图1图解说明根据本发明一个方面用于双向ESD冲击保护的双二极管配置的DMOS结构10。图1显示两个N型DMOS晶体管M1和M2，其布置成彼此相对，以使各晶体管的漏极端子共享共用节点12。应该注意，在该特定配置中，晶体管M1的栅极端子已短接至晶体管M1的源极端子，且晶体管M2的栅极端子已短接至晶体管M2的源极端子。源极/栅极端子短路的结果是DMOS晶体管将永远不会以正常偏置状态工作(例如，晶体管将始终工作在截止区内)。晶体管M1的共用源极/栅极端子与输入/输出(I/O)焊盘端子共享节点14，且晶体管M2的共用源极/栅极端子与在图1中显示为地的负电源电压共享节点16。电路还包含使电路与正电压电源Vcc相隔离的上拉电阻器R1。
当在I/O焊盘端子处发生正ESD事件时，晶体管M1在节点14处的源极/栅极端子相对于共用漏极端子12承受ESD冲击的高电位。晶体管M1通过经由其整体式体二极管(未显示)的正向偏置作用将电流从其源极传递到漏极节点12来进行响应。随着电流流入晶体管M1和M2的共用漏极节点12，共用漏极节点12处的电压升高。当节点12处的电压相对于节点16处的负电压电源升高至临界点时(在大概50伏或更高的电压上)，晶体管M2的整体式SCR(未显示)触发。晶体管M2的整体式SCR一旦触发，便形成一条穿过晶体管M2的电流路径，由此箝位共用漏极节点12处的电压并将电流分流至在图1中显示为地的负电压电源。通过箝位因正ESD事件所导致的电压并分流由此产生的电流，图1所示的电路可用于保护其他相关联电路免受正ESD事件所引起的损坏。
当在I/O焊盘端子处发生负ESD事件时，晶体管M1在节点14处的源极/栅极端子相对于负电压源极承受ESD冲击的负电位。晶体管M2通过经由其整体式体二极管(未显示)的正向偏置作用将电流从其处于负电源电压(在图1中显示为地)的源极传递到共用漏极节点12来进行响应。另外，晶体管M1将也通过整体式衬底二极管(未显示)的正向偏置作用从负电压电源向共用漏极节点12传递电流。随着电流流入晶体管M1和M2的共用漏极节点12，共用漏极节点12处的电压升高。当节点14处的电压相对于共用漏极节点12变得足够负时(在大概-50伏或更低的电压上)，晶体管M1的整体式SCR(未显示)触发。晶体管M1的整体式SCR一旦触发，便形成一条穿过晶体管M1的电流路径，由此箝位共用漏极节点12处的负电压并将电流分流至I/O焊盘端子。通过箝位因负ESD事件所导致的电压并分流由此产生的电流，图1所示的电路可用于保护其他相关联电路免受负ESD事件所引起的损坏。因此，图1所示的电路提供双向ESD保护。
图2图解说明图1所示的电路，并进一步并入寄生二极管，以显示在上述ESD保护电路的运行中所论述的穿过二极管的电流路径。如图2中所示的二极管22为晶体管M1的寄生体二极管，且布置成使其阳极连接至节点14且其阴极连接至节点12。二极管24为晶体管M2的寄生体二极管，且布置成使其阳极连接至节点16且其阴极连接至节点12。二极管26为晶体管M1的寄生衬底二极管，且布置成与晶体管M2的体二极管24平行，其阳极连接至节点16且其阴极连接至节点12。
图3显示根据本发明一个方面通常呈跑道形状(如关于源极端子52对称所指示)的N型LDMOS晶体管50的剖面视图。应了解，尽管该实施例使用大体呈椭圆形的N型LDMOS晶体管来详述本发明，但是此项技术中已知的且能够实现所需寄生效应的任何类型的适用晶体管都满足要求。图3详述特定半导体P型和N型掺杂区的配置，这些掺杂区形成会实现本发明的整体式ESD保护的整体式寄生二极管和SCR。
图3所示的LDMOS晶体管50包括源极端子52、漏极端子54、和栅极端子56。晶体管还可包含一个或多个分割各个端子的场氧化区58，且栅极端子56可通过氧化层60与掺杂区隔离。在漏极端子54底下，晶体管50进一步包括P+阳极73和N+阳极72中的至少一者。图3所示的配置包含附加P+阳极70。阳极和其他晶体管端子底下的掺杂区可包含多个层，包括以导电方式耦接至源极端子52的N区62和P区64、以及以导电方式耦接至漏极端子54的N井66。在晶体管50的底部是P衬底68，其可如图3所示接地。
如在图3中的LDMOS晶体管50中所示的掺杂区的结是实现晶体管的寄生效应的原因所在。这些寄生效应是形成体二极管74、衬底二极管76、和SCR78的原因所在。体二极管74由PN结80形成，其中阳极位于P区64处，且阴极位于N井66处。类似地，衬底二极管76由PN结82形成，其中阳极位于P衬底68处，且阴极位于N井66处。整体式SCR 78由PNPN结-即P+阳极73、N井66、P区64、和N区62形成。整体式SCR 78在图3中显示为叠加在LDMOS晶体管50的体上的一对电耦接的双极结晶体管(BJT)，其电端子经定位而形成SCR。
重新参照图2，当在I/O焊盘端子处发生正ESD事件时，晶体管M1的位于节点14处的源极/栅极端子相对于共用漏极端子12承受ESD冲击的高电位。晶体管M1通过经由寄生体二极管22的正向偏置传递电流来进行响应。应了解，晶体管M2的体二极管24也可响应于正ESD事件而反向偏置。随着电流流入晶体管M1和M2的共用漏极节点12，共用漏极节点12处的电压升高。当节点12处的电压相对于节点16处的负电压电源升高至临界点(在大概50伏或更高的电压上)时，晶体管M2的整体式SCR(未显示)触发。晶体管M2的整体式SCR一旦触发，便会形成一条穿过晶体管M2的电流路径，由此箝位共用漏极节点12处的电压并将电流分流至在图2中显示为地的负电压电源。
当在I/O焊盘端子处发生负ESD事件时，晶体管M1在节点14处的源极/栅极端子承受相对于负电压电源的ESD冲击的负电位。晶体管M2通过经由寄生体二极管24的正向偏置传递来自在图1中显示为地的负电压电源的电流来进行响应。另外，晶体管M1将也经由寄生衬底二极管26的正向偏置传递来自负电压电源的电流。应了解，晶体管M1的体二极管22也可响应于负ESD事件而反向偏置。随着电流流入晶体管M1和M2的共用漏极节点12，共用漏极节点12处的电压升高。当节点14处的电压相对于共用漏极节点12变得足够负(在大约-50伏或更低的电压上)时，晶体管M1的整体式SCR(未显示)触发。晶体管M1的整体式SCR一旦触发，便形成一条穿过晶体管M1的电流路径，由此箝位共用漏极节点12处的负电压并将电流分流至I/O焊盘端子。
图4图解说明根据本发明另一个方面具有双向ESD保护的通信驱动器电路100。图4显示三个N型DMOS晶体管M3、M4和M5，其中M3布置成与M4和M5相对，以便各晶体管的漏极端子共享共用节点102。应该注意，在该配置中，晶体管M3和M4的栅极端子已短接至其各自的源极端子。源极/栅极端子短路的结果是晶体管M3和M4将永远不会以正常偏置状态工作(例如，晶体管将始终在截止区内工作)。晶体管M3的共用源极/栅极端子与输入/输出(I/O)焊盘端子共享节点104，且晶体管M4的共用源极/栅极端子与在图4中显示为地的负电源电压共享节点106。所述电路还包含使电路与正电压电源Vcc相隔离的上拉电阻器R2。应该注意，在通信驱动器电路100的正常工作期间，晶体管M3起到二极管的作用，以在I/O焊盘端子的电压相对于负电源电压变负的情况下阻止电流从负电源电压流至I/O焊盘端子。
通信驱动器晶体管M5-其可为下侧驱动器-具有连接至共用漏极节点102的漏极端子及连接至在图4中显示为地的负电源的源极端子。应了解，尽管在图4中将通信驱动器晶体管M5显示为N型DMOS晶体管，但是此项技术中已知的任何类型的通信驱动器晶体管均满足要求。通信驱动器电路100进一步包括通信缓冲器108，以用于接收通信信号CSin，该通信信号CSin自通信缓冲器108输出至通信驱动器晶体管M5的栅极端子。
如在图4中所示，通信驱动器电路100包含使用通信驱动器晶体管M5的功能性通信电路系统，同时仍由DMOS晶体管M3和M4保持与上文参照图1所述的相同水平的双向ESD保护。应了解，通信驱动器电路100可用于任何需要在通信驱动器电路上进行ESD保护的应用中，甚至是在例如汽车总线等高压应用中。
图5图解说明根据本发明另一个方面的另一具有双向ESD保护的通信驱动器电路120，其包含整体式SCR作为通信驱动器晶体管的一部分。图5显示两个N型DMOS晶体管M6和M7，M6和M7布置成彼此相对，以使各晶体管的漏极端子共享共用节点122。应该注意，在该配置中，晶体管M6的栅极端子已短接至其各自的源极端子。源极/栅极端子短路的结果是晶体管M6将永远不会以正常偏置状态工作(例如，晶体管将始终在截止区内工作)。晶体管M6的共用源极/栅极端子与输入/输出(I/O)焊盘端子共享节点124。所述电路还包含用于使电路与正电压电源Vcc相隔离的上拉电阻器R3。应该注意，在通信驱动器电路120的正常工作期间，晶体管M6起到二极管的作用，以在I/O焊盘端子的电压相对于负电源电压变负的情况下阻止电流从负电源电压流至I/O焊盘端子。
通信驱动器晶体管M7-其可为下侧驱动器-具有连接至共用漏极节点122的漏极端子、及连接至在图5中显示为地的负电源的源极端子。应了解，尽管在图5中将通信驱动器晶体管M7显示为N型DMOS晶体管，但是此项技术中已知的能够实现所需寄生效应的任何类型的通信驱动器晶体管均满足要求。通信驱动器电路120进一步包括通信缓冲器128，以用于接收通信信号CSin，该通信信号CSin自通信缓冲器128输出至通信驱动器晶体管M7的栅极端子。
如在图5中所示，通信驱动器电路120包含使用通信驱动器晶体管M7的功能性通信电路系统，同时仍由DMOS晶体管M6和M7保持与上文参照图1所述的相同水平的双向ESD保护。事实上，这意味着通信驱动器M7可用作通信驱动器晶体管和带有整体式寄生体二极管(未显示)、寄生衬底二极管(未显示)和SCR(未显示)的能够与DMOS晶体管M6相组合来提供双向ESD保护的晶体管。应了解，通信驱动器电路120可用于任何需要在通信驱动器电路上进行ESD保护的应用中，甚至是在例如汽车总线等高压应用中。
图6图解说明根据本发明一个方面的另一个具有正ESD保护的通信驱动器电路140，其包含整体式SCR作为通信驱动器晶体管的一部分。通信驱动器晶体管M8-其可为下侧驱动器-具有连接至由I/O焊盘端子共享的节点144的漏极端子、及连接至在图6中显示为地的负电源的源极端子。应了解，尽管在图6中将通信驱动器晶体管M8显示为N型DMOS晶体管，但是此项技术中已知的能够实现所需寄生效应的任何类型的通信驱动器晶体管均满足要求。通信驱动器电路140进一步包括通信缓冲器148，以用于接收通信信号CSin，该通信信号CSin自通信缓冲器148输出至通信驱动器晶体管M8的栅极端子。
如在图6中所示，通信驱动器电路140包含使用通信驱动器晶体管M8的功能性通信电路，同时仍由DMOS晶体管M8保持与上文在图1中参照正ESD冲击所述的正ESD保护。事实上，这意味着通信驱动器M8可用作通信驱动器晶体管和带有整体式寄生体二极管(未显示)和SCR(未显示)的能够提供正ESD保护的晶体管。应了解，通信驱动器电路140可用于任何需要在通信驱动器电路上进行ESD保护的应用中，甚至是在例如汽车总线等高压应用中。
图7图解说明根据本发明一个方面的通信系统200，其使用具有双向ESD保护的通信驱动器电路。通信系统200包括提供通信信号的CPU 202。通信信号发送至具有双向ESD保护204的通信驱动器电路。该电路可为如图4或图5所示的电路。通信驱动器电路然后通过I/O通信总线206将通信信号发送至接收器208。所述信号然后在接收器208中受到处理。图7所示的通信系统200可用于例如汽车或计算机系统等需要双向ESD保护的多种不同应用。
以上所述为本发明的实例。所属领域的普通技术人员将发现，本发明可具有多种进一步的组合和改变。本发明旨在涵盖所有此类归属于随附权利要求书内的改动、修改和变化形式。

Claims (9)

1、一种用于保护电路的输入/输出端子的静电放电(ESD)装置，所述装置包括：
第一晶体管，其带有耦接在所述电路的所述输入/输出(I/O)端子和节点之间的整体式可控硅整流器(SCR)；以及
第二晶体管，其带有耦接在所述节点和电源电压的负端子之间的整体式可控硅整流器(SCR)；
其中所述第一晶体管的所述可控硅整流器经配置以响应于负静电放电(ESD)电压而触发，且所述第二晶体管的所述可控硅整流器经配置以响应于正静电放电(ESD)电压而触发。
2、如权利要求1所述的装置，其中所述第一和第二晶体管是配置为二极管耦合式晶体管。
3、如权利要求1或2所述的装置，其中所述第一和第二晶体管为横向扩散金属氧化物半导体场效应晶体管(LDMOSFET)。
4、一种具有静电放电(ESD)保护的设备，其包括：
电阻器，其耦接在电源电压的正端子和输入/输出(I/O)端子之间；
第一晶体管，其带有耦接在所述输入/输出端子和节点之间的整体式可控硅整流器(SCR)；
通信驱动器电路系统，其耦接在所述节点和电源电压的负端子之间；所述通信驱动器电路系统包含第二晶体管，所述第二晶体管具有耦接在所述节点和所述电源电压的负端子之间的整体式可控硅整流器(SCR)；
其中所述第一晶体管的所述可控硅整流器经配置以响应于负静电放电(ESD)电压而触发，且所述第二晶体管的所述可控硅整流器经配置以响应于正静电放电(ESD)电压而触发。
5、如权利要求4所述的设备，其中所述晶体管为配置为二极管耦合式晶体管的n型横向扩散金属氧化物半导体场效应晶体管(LDMOSFET)。
6、如权利要求4或5所述的设备，其进一步包括缓冲器，所述缓冲器经配置以接收提供至所述第二晶体管的栅极的通信信号。
7、如权利要求5所述的设备，其配置成在正ESD事件期间使电流流经所述第一晶体管的体二极管和所述第二晶体管的体二极管中的至少一者，直至所述第二晶体管的漏极-源极电压触发所述第二晶体管的整体式SCR为止，且在负ESD事件期间使电流流经所述第一晶体管的所述体二极管、所述第二晶体管的所述体二极管、和衬底二极管中的至少一者，直至所述第一晶体管的漏极-源极电压触发所述第一晶体管的整体式SCR为止。
8、如权利要求7所述的设备，其中所述第一晶体管的所述整体式SCR在低于或等于-50伏的电压触发；且所述第二晶体管的所述整体式SCR在高于或等于50伏的电压触发。
9、如权利要求4-8中任一权利要求所述的设备，其进一步包括：
中央处理器(CPU)，其可操作以提供通信信号；
I/O通信总线，其可操作以传输所述通信信号；以及
接收器，其可操作以处理所述传输的信号。
CNA2005800364011A 2004-08-26 2005-08-26 双向esd保护电路 Pending CN101048867A (zh)

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