CN101013725A - 双栅极晶体管及应用此双栅极晶体管的像素结构 - Google Patents

Abstract

本发明提供了一种像素结构，包括双栅极晶体管、电容及电性连接于双栅极晶体管的信号线。其中，信号线包含扫描线与数据线。双栅极晶体管，包括第一栅极，形成于基板上。第一介电层，覆盖于第一栅极与基板上。半导体层，位于第一介电层与第一栅极上方。第一电极与第二电极，分别形成于半导体层上，且第一电极与第二电极之间具有间隔，用以分离两电极。第二介电层，覆盖于第一电极、第二电极与部份的半导体层。第二栅极，位于第二介电层上，其中第二栅极及第一栅极的其中之一者并未与第二电极重迭。

Description

双栅极晶体管及应用此双栅极晶体管的像素结构

技术领域

本发明关于一种晶体管(transistor)的结构设计，特别是关于一种具有双栅极结构(dual-gate structures)的晶体管。

背景技术

随着显示科技的进步，与传统的CRT显示器相比，薄膜晶体管液晶显示器(thin film transistor liquid crystal display，TFT-LCD)由于具有轻、薄、低辐射以及体积小而不占空间的优势，目前已经成为显示器市场的主力产品，为应对液晶显示产品的快速发展，液晶面板厂商的产业竞争日增。如何提升薄膜晶体管的效能、可靠性与降低制作成本，皆为重要的发展目标。

非晶硅薄膜晶体管(amorphous silicon thin film transistor)具有控制电流导通的功能，因此经常被用来作为液晶显示器(liquid crystal display，LCD)或有机发光二极管(organic light emitting diode，OLED)显示器的像素(pixel)开关。

近年来为了提升薄膜晶体管的电流导通能力，一种具有双栅极结构的薄膜晶体管也逐渐受到业界的重视。请参照图1，其显示已知具有双栅极结构的薄膜晶体管剖面图。如图1所示，该薄膜晶体管制作于基板10上，且其结构主要包括了第一栅极11、第二栅极16、半导体层13、漏极14以及源极15。

第一栅极11形成于基板10上表面，半导体层13则形成于第一栅极11之上，其中半导体层13包含了沟道层131及掺杂半导体层132。漏极14与源极15以对应于第一栅极11两端的方式形成于半导体层13上，且漏极14与源极15与半导体层13的接面为掺杂半导体层132。第二栅极16以对应于第一栅极11的方式形成于漏极14及源极15之上，并与第一栅极11电性连接。其中第二栅极16的边缘与漏极14及源极15的边缘部份重迭。

另外，此双栅极薄膜晶体管更具有第一介电层12以及第二介电层17。第一介电层12形成于基板10之上，并覆盖第一栅极11。第二介电层17则是覆盖于漏极14及源极15上，且位于第二栅极16之下。

此双栅极薄膜晶体管结构，比传统单一栅极的薄膜晶体管具有更佳的导通电流能力，且可以有效的减低电场拥挤效应，对于元件光漏电流的问题有相当大的改善。

然而，在已知的双栅极薄膜晶体管结构中，由于第二栅极16的边缘与漏极14及源极15的边缘部份重迭，因此在液晶显示器的驱动过程中，第二栅极16与源极14重迭的部分容易导致寄生电容Cgs增加。要特别说明的是，寄生电容Cgs的增加，会造成了馈入电压(feed through voltage)加大，进而影响像素电极的操作电压，连带影响到灰阶显示的正确性。

综上所述，发明人有感于既有的双栅极薄膜晶体管结构其寄生电容Cgs对显示器的品质影响甚大，故尝试提出一种双栅极晶体管的结构设计，以便有效降低寄生电容的产生，进而克服上述衍生的问题。

发明内容

本发明的目的在于提供一种具有双栅极结构的晶体管，其第二栅极的垂直投影位置并未与第二电极重迭，藉此减少第二栅极与第二电极间所可能产生的寄生电容，且减少馈入电压，以增进双栅极晶体管的效能与可靠度。

本发明的另一目的在于提供一种具有双栅极结构的晶体管，其中第二栅极及第一栅极的其中之一者的垂直投影未与第二电极重迭(或第二电极所电性连接的第一掺杂区)重迭。所以，在液晶显示器的驱动过程中，由于第二栅极及第一栅极的其中之一者与第二电极(或第二电极所电性连接的第一掺杂区)并没有重迭的部份，所以双栅极晶体管所产生的寄生电容就会相对的减小很多。

本发明的另一目的在于提供一种具有上述双栅极晶体管的像素结构。藉由本发明的像素结构设计，可使液晶面板中的像素电极具有更稳定的操作电压，并且使灰阶显示更加正确且稳定。

本发明所揭露的双栅极晶体管，包括第一栅极，形成于基板上。第一介电层，覆盖于第一栅极与基板上。半导体层，位于第一介电层与第一栅极上方。第一电极与第二电极，分别位于半导体层上，且第二电极与第一电极之间具有间隔，用以互相分离两电极。第二介电层，覆盖于第一电极、第二电极与部份的半导体层。第二栅极，位于第二介电层上，其中第二栅极及第一栅极的其中之一者并未与第二电极重迭。

本发明所揭露的双栅极晶体管，包括第一栅极，位于基板上。第一介电层，覆盖于第一栅极与基板上。半导体层，位于第一介电层与第一栅极上方，且半导体层的二端分别具有第一掺杂区。第二介电层，覆盖于半导体层与基板上。第二栅极，位于第二介电层上。第三介电层，覆盖于第二栅极与基板上。

第一电极与第二电极，分别位于第三介电层上且分别电性连接于半导体层的二端的第一掺杂区。其中，第二电极与第一电极之间具有间隔，用以互相分离。其中，第一栅极及第二栅极的其中之一者，并未与该第一掺杂区的其中之一重迭。

本发明所揭露的像素结构，包括上述揭露的双栅极晶体管、至少一个电容及至少一条电性连接于双栅极晶体管的信号线。其中，信号线包含至少一条扫描线(gate line)及至少一条数据线(data line)。

为了能更进一步了解本发明的特征及内容，请参阅以下有关本发明的详细说明与附图。

附图说明

图1为已知中双栅极晶体管的剖面示意图；

图2为本发明双栅极晶体管的剖面示意图；

图3为本发明双栅极晶体管的实施例的剖面示意图；

图4为本发明双栅极晶体管的实施例的剖面示意图；

图5A至图5H为双栅极晶体管中半导体层的各种态样；

图6为本发明双栅极晶体管的实施例的剖面示意图；

图7为本发明双栅极晶体管的实施例的剖面示意图；

图8A至图8D为双栅极晶体管的结构俯视图；

图9A为具有本发明双栅极晶体管的第一种像素结构的电路示意图；

图9B为具有本发明双栅极晶体管的第二种像素结构的电路示意图；及

图10为单栅极晶体管、已知的双栅极晶体管以及本发明的双栅极晶体管在施加偏压的过程中，所产生的寄生电容值所描绘而成的测试曲线。

【主要元件符号说明】

10、200、300、400、600、700：基板

900：双栅极晶体管

11、210、310、410、610、710、910：第一栅极

12、220、320、420、620、720：第一介电层

13、230、330、430、630、730、830：半导体层

14、240、340、440、640、740、840、940：第一电极

15、250、350、450、650、750、850、950：第二电极

255、355、455、655、755：间隔

16、260、360、460、660、760、860、960：第二栅极

17、270、370、470、670、770：第二介电层

132、232、332、432、5312：掺杂半导体层

390：隔离区块

131、231、331、431、5311：沟道层

5311a：第一浅掺杂层

5311b：第二浅掺杂层

5321、5331、5341、5351、5361、5371、5381、631、731：第一掺杂区

5323、5333、5343、5353、5363、5373、5383、633、734：非掺杂区

5342、5352、5362、5372、5382、732：第二掺杂区

733：第三掺杂区

675、775：第三介电层

680、780：第四介电层

92：电容

94：信号线

94a：扫描线

94b：数据线

96：导线

具体实施方式

请参照图2，其为本发明具有双栅极结构的晶体管结构剖面图。此双栅极晶体管制作于基板200上，且其主要结构包括了第一栅极210、第一介电层220、半导体层230、第一电极240、第二电极250、第二介电层270以及第二栅极260。

如图2所示，第一栅极210形成于基板200上。第一介电层220，覆盖于第一栅极210与基板200上。半导体层230形成于第一介电层220上。第一电极240与第二电极250分别位于半导体层230上，且第二电极250与该第一电极240之间具有一间隔255，使两电极彼此分离，而不会互相接触，并曝露出部份的半导体层230。

另外，上述间隔255的垂直投影落于第一栅极210上，换言之第一电极240与第二电极250的垂直投影分别与第一栅极210的两端重迭。第二介电层270覆盖于第一电极240、第二电极250与部份的半导体层230上。在本实施例中，半导体层230包含沟道层231及掺杂半导体层232。所以，第一电极240与第二电极250跟半导体层230的接面分别具有掺杂半导体层232。

第二栅极260位于第二介电层270上，值得注意的是其中第二栅极260并未与第二电极250有所重迭。如图中所示，第二栅极260靠近第二电极250的一侧，重迭于间隔255的上方，而并未与第二电极250有任何重迭。至于第二栅极260远离第二电极250的另一侧，则与部份的第一电极240重迭。

要特别强调的是，如果把第二栅极260朝着基板200作垂直投影，第二栅极260靠近第二电极250的侧壁，在垂直投影后会落于间隔距第一电极240的1/3至第二电极250侧壁之间的范围内。至于第二栅极260远离第二电极250的另一侧壁，在垂直投影后则会落于第一电极240上。

换言之，从第二栅极260与间隔255的相关位置来看，第二栅极260与部份的间隔255重迭，且此部份重迭的间隔占整个间隔255的1/3以上。

在本发明的实施例中，各层结构的材料可包括如下。基板200的材料包括透明基板(如：玻璃基板、石英基板、或类似的材料)、可挠性基板(如：丙酰类聚合物、酯类聚合物、橡胶、环氧类聚合物或类似的材料)或不透光基板(如：陶瓷、晶圆或类似的材料)。至于第一栅极210与第二栅极260的材料包括氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铝锌(AZO)、铝(Al)、铬(Cr)、钛(Ti)、钨(W)、钽(Ta)、铜(Cu)、金(Au)、银(Ag)、钼(Mo)、钕(Nd)或上述的组合。

半导体层230的材料包含非晶硅、多晶硅、单晶硅、微晶硅或上述的组合。第一电极240与第二电极250的材料包括氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铝锌(AZO)、铝(Al)、铬(Cr)、钛(Ti)、钨(W)、钽(Ta)、铜(Cu)、金(Au)、银(Ag)、钼(Mo)、钕(Nd)或上述的组合。第一介电层220及第二介电层270的材料包含氮化硅、氧化硅、氮氧化硅、碳化硅、有机硅化合物或上述的组合。

由于第一栅极210与第二栅极260电性连接，当第一栅极210及第二栅极260被施加电压时，半导体层230会在靠近第一介电层220与第二介电层270的上下两介面感应出电荷，如同在半导体层230的上下表面处形成两电流通道，且第二栅极的偏压会降低晶体管的临界电压。所以，双栅极晶体管比传统的单栅极晶体管具有更高的电流导通能力。

请参照图3，其为本发明具有双栅极结构的晶体管的另一实施例。此双栅极晶体管制作于基板300上，且其主要结构包括了第一栅极310、第一介电层320、半导体层330、第一电极340、第二电极350、第二介电层370以及第二栅极360。在本实施例中，半导体层330包含沟道层331及掺杂半导体层332。所以，第一电极340与第二电极350跟半导体层330的接面，分别具有掺杂半导体层332。

上述各层结构的材料与位置大致上与图2所显示的实施例相同。有差异性的地方在于，图3所显示的双栅极晶体管中，还包括隔离区块390。此隔离区块390位于半导体层330上。至于第一电极340与第二电极350则分别由隔离区块390的左右二侧延伸覆盖住部份隔离区块390。值得注意的是，隔离区块390的上表面，未被第一电极340与第二电极350覆盖的部份，构成间隔355，且其曝露出部份的隔离区块390。而隔离区块390的作用在用以防止在进行第一电极340与第二电极350的光刻程序时，对下方的半导体层330造成伤害。一般来说，隔离区块的材料包含氮化硅、氧化硅、氮氧化硅、碳化硅、有机硅化合物或上述的组合。

请参照图4，其为本发明双栅极晶体管的另一实施例。此双栅极晶体管制作于基板400上，且其主要结构包括了第一栅极410、第一介电层420、半导体层430、第一电极440、第二电极450、第二介电层470以及第二栅极460。

如图4所示，第一栅极410形成于基板400上。第一介电层420则覆盖于第一栅极410与基板400上。半导体层430形成于第一介电层420上。第一电极440与第二电极450分别位于半导体层430上，且第二电极450与该第一电极440之间具有间隔455，使两电极彼此分离，而不会互相接触，并曝露出部份的半导体层430。第二介电层470则覆盖于第一电极440、第二电极450与部份的半导体层430上。第二栅极460位于第二介电层470上。在本实施例中，半导体层430包含沟道层431及掺杂半导体层432。所以，第一电极440与第二电极450分别与掺杂半导体层432接触。

值得注意的是，其中第一栅极410并未与第二电极450有所重迭。如图中所示，第一栅极410靠近第二电极450的一侧，而并未与第二电极450有任何重迭。至于第一栅极410远离第二电极450的另一侧，则与部份的第一电极440重迭。

要特别强调的是，如果把第一栅极410作垂直投影，第一栅极410靠近第二电极450的侧壁，在垂直投影后会落于间隔距第一电极440的1/3至第二电极450侧壁之间的范围内。至于第一栅极410远离第二电极450的另一侧壁，在垂直投影后则会落于第一电极440上。

换言之，从第一栅极410与间隔455的相关位置来看，第一栅极410与部份的间隔455重迭，且此部份重迭的间隔占整个间隔455的1/3以上。

本发明所揭露的双栅极晶体管，除了以上所述的不同结构设计外，更可根据不同的结构需求，采用不同的半导体层结构态样。相关的半导体层结构态样如下所述。

请参照图5A，图中所显示的半导体层包含沟道层5311及掺杂半导体层5312。在优选实施例中，沟道层5311包含第一浅掺杂层5311a及第二浅掺杂层5311b，其中第二浅掺杂层5311b位于第一浅杂层5311a上，且掺杂半导体层5312的掺杂浓度实质上大于第一浅掺杂层5311a及第二浅掺杂层5311b，而第一浅掺杂层5311a与第二浅掺杂层5311b的掺杂浓度实质上相等或实质上不相等(如：小于或大于，优选第一浅掺杂层5311a的掺杂浓度实质上小于第二浅掺杂层5311b的掺杂浓度)。

至于在部份实施例中，半导体层则会具有第一掺杂区、第二掺杂区、以及非掺杂区。例如，在图5B中，半导体层包括了位于中间的非掺杂区5323、以及分别位于此非掺杂区5323两端的第一掺杂区5321。

在图5C中，第一掺杂区5331位于半导体层的两端，且两端的第一掺杂区533 1的区块大小可以不尽相同，而非掺杂区5333则位于半导体层两端的第一掺杂区5331之间，上述各区块呈水平向排列。

请参照图5D，第一掺杂区5341位于半导体层的两端，且非掺杂区5343则位于半导体层两端的第一掺杂区5341之间。第二掺杂区5342位于第一掺杂区5341与非掺杂区5343之间。也就是说，非掺杂区5343位于第一掺杂区5341及第二掺杂区5342之间。其中，第一掺杂区5341及第二掺杂区5342的面积可相等或不相等(如：小于或大于)，且上述各区块呈水平向排列，而第二掺杂区5342与第一掺杂区5341的掺杂浓度实质上相等于或不相等(如：小于或大于，优选第二浅掺杂层5342的掺杂浓度实质上小于第一浅掺杂层5341的掺杂浓度)。

请参照图5E，第一掺杂区5351定义于半导体层的两端，且非掺杂区5353则位于半导体层两端的第一掺杂区5351之间。具有两个第二掺杂区5352皆位于第一掺杂区5351与非掺杂区5353之间。而且，非掺杂区5353位于两个第二掺杂区5352之间。其中，第一掺杂区5351及第二掺杂区5352的面积可相等或不相等(如：小于或大于)，且各区块呈水平向排列，而第二掺杂区5352与第一掺杂区5351的掺杂浓度实质上相等或不相等(如小于或大于)。

请参照图5F，第二掺杂区5362位于第一掺杂区5361及非掺杂区5363之间，且各区块呈垂直向排列，而第二掺杂区5362与第一掺杂区5361的掺杂浓度实质上相等于或不相等(如小于或大于)。

请参照图5G，非掺杂区5373位于第一掺杂区5371及第二掺杂区5372之间，且各区块呈垂直向排列，而第二掺杂区5372与第一掺杂区5371的掺杂浓度实质上相等于或不相等(如小于或大于)。

请参照图5H，非掺杂区5383位于第一掺杂区5381及第二掺杂区5382之间，且各区块呈水平向排列，而第二掺杂区5382与第一掺杂区5381的掺杂浓度实质上相等于或不相等(如小于或大于)。

请参照图6，其为本发明具有双栅极结构的晶体管结构剖面图。此双栅极晶体管制作于基板600上，且其主要结构包括了第一栅极610、第一介电层620、半导体层630、第二介电层670、第二栅极660、第三介电层675、第一电极640及第二电极650。

如图6所示，第一栅极610形成于基板600上。第一介电层620覆盖于第一栅极610与基板600上。半导体层630形成于第一介电层620上表面及第一栅极610的上方。其中，半导体层630的两端分别具有第一掺杂区631，并具有非掺杂区633位于两个第一掺杂区631之间。第二介电层670，覆盖于半导体层630与基板600上。第二栅极660位于第二介电层670上。第三介电层675覆盖于第二栅极660与基板600上。

另外，此双栅极晶体管还包括一第四介电层680，形成于第二介电层670与第三介电层675之间，并覆盖于第二栅极660。

第一电极640与第二电极650，分别位于第三介电层675上，且分别电性连接于半导体层630两端的第一掺杂区631。其中，第二电极650与该第一电极640之间具有间隔655，使两电极彼此分离，而不会互相接触。当然，此间隔655与非掺杂区的长度实质上可相等或不相等，视晶体管结构设计的需求。

值得注意的是，其中第一栅极610及第二栅极660的其中之一者并未与第一掺杂区的其中之一重迭。

如图中所示，第二栅极660靠近第二电极650所电性连接的第一掺杂区631的一侧，重迭于间隔655的上方，而并未与第二电极650所电性连接的第一掺杂区631有任何重迭。至于第二栅极660远离第二电极650所电性连接的第一掺杂区631的另一侧，则与部份的第一电极640所电性连接的第一掺杂区631重迭。

要特别强调的是，如果把第二栅极660作垂直投影，第二栅极660靠近第二电极650所电性连接的第一掺杂区631的侧壁，在垂直投影后会落于间隔655距第一电极640所电性连接的第一掺杂区631的1/3至第二电极650所电性连接的第一掺杂区631侧壁之间的范围内。至于第二栅极660远离第二电极650所电性连接的第一掺杂区631的另一侧壁，在垂直投影后则会落于第一电极640所电性连接的第一掺杂区631上。

换言之，从第二栅极660与间隔655的相关位置来看，第二栅极660与部份之间隔655重迭，且此部份重迭之间隔占整个间隔655的1/3以上。

如图中所示，第一栅极610靠近第二电极650所电性连接的第一掺杂区631的一侧。至于第一栅极610远离第二电极650所电性连接的第一掺杂区631的另一侧，则与部份的第一电极640所电性连接的第一掺杂区631重迭。

要特别强调的是，如果把第一栅极610作垂直投影，第一栅极610靠近第二电极650所电性连接的第一掺杂区631的侧壁，在垂直投影后会落于间隔距第一电极640所电性连接的第一掺杂区631的1/3至第二电极650所电性连接的第一掺杂区631侧壁之间的范围内。至于，第一栅极610远离第二电极650所电性连接的第一掺杂区631的另一侧壁，在垂直投影后，则会落于第一电极640所电性连接的第一掺杂区631上。

换言之，从第一栅极610与间隔655的相关位置来看，第一栅极610与部份的间隔655重迭，且此部份重迭的间隔占整个间隔655的1/3以上。

请参照图7，其为本发明具有双栅极结构的晶体管的另一实施例。此双栅极晶体管制作于基板700上，且其主要结构包括了第一栅极710、第一介电层720、半导体层730、第二介电层770、第二栅极760、第四介电层780、第三介电层775、第一电极740及第二电极750。

上述各层结构的材料与位置大致上与图6所显示的实施例相同。有差异性的地方在于，图7所显示的双栅极晶体管中，半导体层730除了第一掺杂区731外，更定义出了第二掺杂区732、第三掺杂区733及非掺杂区734。其中，第二掺杂区732、第三掺杂区733及非掺杂区734，位于半导体层730二端的第一掺杂区731之间。非掺杂区734，位于第二掺杂区732与第三掺杂区733之间。

另外，图6所代表的实施例中，其半导体层730的结构亦可类似图5D的型态。半导体层730定义出第一掺杂区5341、第二掺杂区5342及非掺杂区5343。其中第一掺杂区5341定义于半导体层730的两端，而第二掺杂区5342及非掺杂区5343，位于二端的第一掺杂区5341之间。也就是说，非掺杂区5343位于第二掺杂区5342及半导体层730其中一端的第一掺杂区5341之间。当然，亦可类似图5C、图5E的型态。

请继续参照图6及图7，其中第一栅极660、760及第二栅极610、710的其中之一者的垂直投影位置亦均未与第二电极650、750重迭。

请参照图8A至图8C，图中显示了本发明所揭露的双栅极晶体管的结构俯视图(top view)，包括半导体层830、第一电极840、第二电极850以及第二栅极860。藉由此前侧视图显示双栅极晶体管为非对称结构，且第一电极840会有两端位于第二电极850的两侧。

请先参照图8A，图中具有涵盖范围C，此即为第二栅极860的涵盖范围，一般为距第一电极840的1/3处至第二电极850切齐处。

而图8A、图8B及图8C三图，分别代表双栅极晶体管的三种结构态样，主要的差异在于第二栅极860所涵盖区域的不同。图8A中，第二栅极860在半导体层830内，且第二栅极860与第一电极840的两端点切齐。图8B中，第二栅极860两端点所涵盖的半导体层830较第一电极840两端点所涵盖的半导体层830更多。图8C中，第二栅极860涵盖所有第一电极840及部分半导体层830。

请参照图8D，图中显示了本发明所揭露的双栅极晶体管的另一种结构俯视图，包括半导体层830、第一电极840、第二电极850以及第二栅极860。与上述图8A至图8C不同的是，图8D所显示的结构态样中，具有双第二栅极860的结构设计。

由于在制作第二栅极860的过程中，黄光对位并不会非常精准，所以改用双第二栅极860的结构设计。由于采用双第二栅极860的结构设计，所以当黄光上下飘动而有对位误差的情况时，可对电流做补偿，而使整个面板内的双栅极晶体管具有一致性，且每个双栅极晶体管的导通电流均匀性更佳。

另外，本发明上述的实施例的掺杂区、掺杂半导体层中，所掺杂的掺杂子包括N型(如：磷、砷、或类似的材料)、P型(如：硼或类似的材料)或上述的组合。并且，本发明上述的实施例的双栅极晶体管的结构可用于不同类型的显示器，包括液晶显示器、电致发光显示器(electroluminescence display)、场发射显示器(field-emission display)、碳纳米管显示器(nano-carbon tubedisplay)或类似的显示器，其中，电致发光显示器包括有机型(如：小分子、高分子)、无机型或上述的混合。

综上所述，经由图2及图3的实施例的描述，本发明所揭露的双栅极晶体管中，第二栅极的结构垂直投影位置并未与第二电极重迭，其中上述实施例的第二电极为双栅极晶体管的源极。在液晶显示器的驱动过程中，由于第二栅极与源极并没有重迭的部份，所以双栅极晶体管所产生的寄生电容Cgs就会相对的减小很多。

另外，由于第一栅极与第二电极重迭时，也会有类似的寄生电容Cgs产生。因此，可参照图4、图6及图7的实施例的描述，其中，第一栅极及第二栅极的其中之一者均未与第二电极(或第二电极所电性连接的第一掺杂区)重迭。所以，在液晶显示器的驱动过程中，由于第一栅极及第二栅极的其中之一者与源极(或与源极所电性连接的掺杂区)并没有重迭的部份，所以双栅极晶体管所产生的寄生电容Cgs就会相对的减小很多。

所以，实际上在本发明的所有实施例中，第一栅极及第二栅极的其中之一者并未与第二电极(或第二电极所电性连接的第一掺杂区)重迭。

在实际的应用上，显示器包含了多个像素结构，而本发明的双栅极晶体管可用来作为每一像素结构的开关(switch)。请参照图9A，图9A为具有本发明双栅极晶体管的第一种像素结构的电路示意图。第一种像素结构包括至少一个本发明所述的双栅极晶体管900、至少一个电容92及至少一条电性连接于双栅极晶体管900的信号线94。其中，双栅极晶体管900可应用本发明所述的各种实施例的双栅极晶体管。因而此种双栅极晶体管900可以降低寄生电容值，例如Cgs。

信号线94包含至少一条扫描线(gate line)94a及至少一数据线(dataline)94b。而双栅极晶体管900的第一栅极910电性连接于扫描线94a，双栅极晶体管900的第二栅极960电性连接于第一栅极910。此外，双栅极晶体管900的第一电极940连接于数据线94b，双栅极晶体管900的第二电极950连接至电容92。

像素结构在进行操作程序时，藉由扫描线94a输入一扫描信号，用以导通双栅极晶体管900。此时，经由扫描线94a，第一栅极910与第二栅极960被施加相同电压，可使半导体层感应出电荷，而形成电流通道。藉此，数据线94b输入电压信号经由第一电极940、半导体层的电流通道及第二电极950传送至电容92。

请参照图9B，图9B为具有本发明双栅极晶体管的第二种像素结构的电路示意图。第二种像素结构包括至少一个本发明所述的双栅极晶体管900、至少一个电容92、至少一条电性连接于双栅极晶体管900的信号线94及导线96。其中，双栅极晶体管900可应用本发明所述的各种实施例的双栅极晶体管。因而此种双栅极晶体管900可以降低寄生电容，例如Cgs。

信号线94包含至少一条扫描线(gate line)94a及至少一条数据线(dataline)94b。而双栅极晶体管900的第一栅极910电性连接于扫描线94a，双栅极晶体管900的第二栅极960电性连接于导线96。此外，双栅极晶体管900的第一电极940连接于数据线94b，双栅极晶体管900的第二电极950连接至电容92。

像素结构在进行操作程序时，藉由扫描线94a输入扫描信号，用以导通双栅极晶体管900。此时，经由扫描线94a施加电压至第一栅极910，经由导线96施加另一电压至第二栅极960，可使半导体层感应出电荷，而形成电流通道。藉此，数据线94b输入电压信号经由第一电极940、半导体层的电流通道及第二电极950传送至电容92。

值得注意的是，图9A的第一种像素结构，仅能藉由扫描线94a同时对第一栅极910与第二栅极输入同一电压。

图9B的第二种像素结构可配合实际上操作的需要，分别藉由扫描线94a与导线96输入不同的电压至第一栅极910与第二栅极960。

请参照图10，图中的三条曲线分别代表单栅极晶体管、已知的双栅极晶体管以及本发明的双栅极晶体管在施加偏压的过程中，所产生的寄生电容值所描绘而成的测试曲线。比较各曲线可看出，本发明的双栅极晶体管所测得的寄生电容Cgs值比起已知的双栅极晶体管所测得的寄生电容Cgs值明显地降低非常多。

因此，本发明所揭露的双栅极晶体管比起传统的单栅极晶体管，具有更大的导通电流以及可降低光漏电的情形。同时，本发明的双栅极晶体管比起已知的双栅极晶体管具有更低的寄生电容Cgs值，并降低所造成的馈入电压，使得双栅极晶体管更具可靠度，液晶荧幕的显示更为正确且稳定。

本发明虽以优选实施例阐明如上，然其并非用以限定本创作精神与创作实体，仅止于上述实施例尔。因此，在不脱离本创作的精神与范围内所作的修改，均应包含在权利要求的范围内。

Claims (43)

1.一种双栅极晶体管，包括：

第一栅极，位于基板上；

第一介电层，覆盖于该第一栅极与该基板上；

半导体层，位于该第一介电层与该第一栅极上；

第一电极与第二电极，分别位于该半导体层上，且该第二电极与该第一电极之间具有间隔，用以互相分离；

第二介电层，覆盖于该第一电极、该第二电极与部份的该半导体层；及

第二栅极，位于该第二介电层上，其中该第二栅极及该第一栅极的其中之一者并未与该第二电极重迭。

2.如权利要求1的双栅极晶体管，其中该第二栅极靠近该第二电极的一侧。

3.如权利要求2的双栅极晶体管，其中该第二栅极远离该第二电极的另一侧与部份该第一电极重迭。

4.如权利要求1的双栅极晶体管，其中该第二栅极靠近该第二电极的一侧壁，距该第一电极1/3处至与该第二电极侧壁切齐之间。

5.如权利要求4的双栅极晶体管，其中该第二栅极远离该第二电极的另一侧壁，其垂直投影落于该第一电极。

6.如权利要求1的双栅极晶体管，其中该第二栅极与部份的该间隔重迭，该部份的间隔占该间隔的1/3以上。

7.如权利要求1的双栅极晶体管，其中该第一栅极靠近该第二电极的一侧。

8.如权利要求7的双栅极晶体管，其中该第一栅极远离该第二电极的另一侧与部份该第一电极重迭。

9.如权利要求1的双栅极晶体管，其中该半导体层的材料包含非晶硅、多晶硅、单晶硅、微晶硅或上述的组合。

10.如权利要求1的双栅极晶体管，其中该第一栅极靠近该第二电极的一侧壁，距该第一电极1/3处至与该第二电极侧壁切齐之间。

11.如权利要求10的双栅极晶体管，其中该第一栅极远离该第二电极的另一侧壁，其垂直投影落于该第一电极。

12.如权利要求1的双栅极晶体管，其中该第一栅极与部份该间隔重迭，该部份间隔占该间隔的1/3以上。

13.如权利要求1的双栅极晶体管，其中还包括隔离区块，位于该半导体层上，该第一电极与该第二电极分别由该隔离区块的左右二侧延伸覆盖住部份该隔离区块上，该隔离区块未被该第一电极与该第二电极覆盖的部份则构成该间隔。

14.如权利要求1的双栅极晶体管，其中，该半导体层包含沟道层及掺杂半导体层，位于该沟道层上。

15.如权利要求14的双栅极晶体管，其中，该沟道层包含第一浅掺杂层及第二浅掺杂层，位于该第一浅杂层上。

16.如权利要求1的双栅极晶体管，其中，该半导体层包含至少一个第一掺杂区、至少一个第二掺杂区及至少一个非掺杂区。

17.如权利要求16的双栅极晶体管，其中，该第一掺杂区位于该半导体层的二端，且该非掺杂区位于该半导体层的二端的该第一掺杂区之间。

18.如权利要求16的双栅极晶体管，其中，该第二掺杂区位于该第一掺杂区及该非掺杂区之间。

19.如权利要求16的双栅极晶体管，其中，该非掺杂位于该第一掺杂区及该第二掺杂区之间。

20.一种双栅极晶体管，包括：

第一栅极，位于基板上；

第一介电层，覆盖于该第一栅极与该基板上；

半导体层，位于该第一介电层与该第一栅极上，且该半导体层的二端分别具有第一掺杂区；

第二介电层，覆盖于该半导体层与该基板上；

第二栅极，位于该第二介电层上；

第三介电层，覆盖于该第二栅极与该基板上；以及

第一电极与第二电极，分别位于该第三介电层上且分别电性连接于该半导体层的二端的该第一掺杂区，其中，第二电极与该第一电极之间具有间隔，用以互相分离，且该第一栅极及该第二栅极的其中之一者并未与该第一掺杂区的其中之一者重迭。

21.如权利要求20的双栅极晶体管，更包含：第四介电层，形成于该第二介电层与该第三介电层之间，且其覆盖该第二栅极。

22.如权利要求20的双栅极晶体管，其中该第二栅极靠近该第二电极所电性连接的该第一掺杂区的一侧重迭于该间隔的上方。

23.如权利要求22的双栅极晶体管，其中该第二栅极远离该第二电极所电性连接的该第一掺杂区的另一侧与部份该第一电极所电性连接的该第一掺杂区重迭。

24.如权利要求20的双栅极晶体管，其中该第二栅极靠近该第二电极所电性连接的该第一掺杂区的一侧壁，距该第一电极所电性连接的一该第一掺杂区1/3处至与该第二电极所电性连接的一该第一掺杂区侧壁切齐之间。

25.如权利要求24的双栅极晶体管，其中该第二栅极远离该第二电极所电性连接的该第一掺杂区的另一侧壁，其垂直投影落于该第一电极所电性连接的该第一掺杂区。

26.如权利要求20的双栅极晶体管，其中该第二栅极与部份该间隔重迭，该部份间隔占该间隔的1/3以上。

27.如权利要求20的双栅极晶体管，其中该第一栅极靠近该第二电极所电性连接的该第一掺杂区的一侧。

28.如权利要求27的双栅极晶体管，其中该第一栅极远离该第二电极所电性连接的该第一掺杂区的另一侧，与部份该第一电极所电性连接的该第一掺杂区重迭。

29.如权利要求20的双栅极晶体管，其中该半导体层的材料包含非晶硅、多晶硅、单晶硅、微晶硅或上述的组合。

30.如权利要求20的双栅极晶体管，其中该第一栅极靠近该第二电极所电性连接的该第一掺杂区的一侧壁，距该第一电极所电性连接的该第一掺杂区1/3处至与该第二电极所电性连接的该第一掺杂区侧壁切齐之间。

31.如权利要求30的双栅极晶体管，其中该第一栅极远离该第二电极所电性连接的该第一掺杂区的另一侧壁，其垂直投影于该第一电极所电性连接的该第一掺杂区。

32.如权利要求20的双栅极晶体管，其中该第一栅极与部份该间隔重迭，该部份间隔占该间隔的1/3以上。

33.如权利要求20的双栅极晶体管，其中该半导体层包含第二掺杂区、第三掺杂区及非掺杂区，其中该第二掺杂区、该第三掺杂区及该非掺杂区，位于该半导体层的二端的该第一掺杂区之间。

34.如权利要求33的双栅极晶体管，其中该非掺杂区位于该第二掺杂区及该第三掺杂区之间。

35.如权利要求20的双栅极晶体管，其中该半导体层包含第二掺杂区及非掺杂区，其中该第二掺杂区及该非掺杂区，位于该半导体层的二端的该第一掺杂区之间。

36.如权利要求35的双栅极晶体管，其中该非掺杂区位于该第二掺杂区及该半导体层的其中一端的该第一掺杂区之间。

37.如权利要求20的双栅极晶体管，其中该第一栅极及该第二栅极的其中之一者并未与该第二电极重迭。

38.一种像素结构，包括：

权利要求1的双栅极晶体管；

至少一个电容；

及至少一条电性连接于该双栅极晶体管的信号线，且该信号线包含至少一条扫描线及至少一条数据线。

39.如权利要求38的像素结构，其中该双栅极晶体管的该第一栅极电性连接于该扫描线，且该第二栅极电性连接于该第一栅极。

40.如权利要求38的像素结构，更包含导线，其中，该双栅极晶体管的该第一栅极电性连接于该扫描线，且该第二栅极电性连接于该导线。

41.一种像素结构，包括：

如权利要求20的双栅极晶体管；

至少一个电容；

及至少一条电性连接于该双栅极晶体管的信号线，且该信号线包含至少一条扫描线及至少一条数据线。

42.如权利要求41的像素结构，其中，该双栅极晶体管的该第一栅极，电性连接于该扫描线，且该第二栅极电性连接于该第一栅极。

43.如权利要求42的像素结构，更包含导线，其中，该双栅极晶体管的该第一栅极电性连接于该扫描线，且该第二栅极电性连接于该导线。

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