[go: up one dir, main page]

CN100595844C - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN100595844C
CN100595844C CN200510106464A CN200510106464A CN100595844C CN 100595844 C CN100595844 C CN 100595844C CN 200510106464 A CN200510106464 A CN 200510106464A CN 200510106464 A CN200510106464 A CN 200510106464A CN 100595844 C CN100595844 C CN 100595844C
Authority
CN
China
Prior art keywords
specific
data
memory
unit
column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200510106464A
Other languages
English (en)
Other versions
CN1770318A (zh
Inventor
元持健治
车田希总
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1770318A publication Critical patent/CN1770318A/zh
Application granted granted Critical
Publication of CN100595844C publication Critical patent/CN100595844C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G11C2029/3602—Pattern generator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5604—Display of error information

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Abstract

提供一种半导体存储装置，具有可瞬时进行涵盖全地址空间的失效位图的确认的单元。具备如下强制控制电路中的任意一种：对由特定的地址信号所选择的内存单元的写入数据或读出数据的逻辑进行强制控制的数据逻辑强制控制电路(21)，对由特定的行地址所选择的内存单元的控制，强制进行与通常动作不同的控制的特定行强制控制电路(40)，对由特定的列地址所选择的内存单元的控制，强制进行与通常动作不同的控制的特定列强制控制电路(50)。该强制失效动作模式与通常动作模式可分别选择。

Description

半导体存储装置
技术领域
本发明涉及在访问特定地址的内存单元时，搭载了强制失效的强制失效功能的半导体存储装置及检查方法。
背景技术
随着半导体精密化技术的发展，当今具有千兆级内存空间的大容量通用半导体存储装置、搭载了大容量内存宏的高性能系统LSI的开发急速发展。在这样的半导体存储装置的分析中，视觉化地表示当访问哪一个内存单元时产生失效位图的技术具有非常重要的位置。
以下说明失效位图技术。
一般地，半导体存储装置上的内存空间由多个内存单元呈矩阵形配置而构成，各内存单元由行地址和列地址进行编号。失效位图是一种如下技术，即基于半导体存储装置检查时从检查装置输出的失效地址信息而生成，并在检查装置的显示器上显示或打印来再现实际的半导体存储装置上的内存单元的矩阵配置，视觉化地表示失效内存单元的位置。
为了得到失效位图，必须事先准备失效位图程序。也即是必须从检查程序、电路结构、布局结构中把握检查装置中输出了怎样的地址信息、该地址信息表示哪一个位置的内存单元的规律性，并予以程序化。作为确认制成的失效位图程序上没有错误、所得到的失效位图是正确的单元，以往是通过FIB(Focus Ion Beam)等加工实际芯片上的特定内存单元，故意制作出不良位(bit)，确认在失效位图上正确地表示该不良位的位置，从而保证失效位图的正确性。
利用图28和图29来说明以往的失效位图确认单元。图28是表示配置在实际半导体存储装置上的内存宏的一部分。表示了内存阵的一部分11A、行解码器的一部分12A、列解码器的一部分13A，内存阵的一部分11A由多个标以地址的内存单元呈矩阵形配置而构成。圆圈标注的“0A”地址的内存单元是为了确认失效位图而由FIB装置等故意加工了不良位的内存单元。内存阵的一部分11A上的“0A”地址的内存单元的位置是列地址是“2”、行地址是“1”，物理上的顺序是在列方向从左开始第3个、行方向从下开始的第2个。该半导体存储装置已经通过检查确认了将“0A”地址的内存单元故意加工为不良位之前，不良位连1位都不存在。
图29是图28所示的半导体存储装置的失效位图。以8行×8列矩阵状表示，再现了实际半导体存储装置上的内存阵的配置。行方向、列方向都标以“0”～“7”的地址，涂黑位置的内存单元表示为不良。在这种情况下，列地址“2”、行地址“1”位置的内存单元被涂成黑色，与在实际半导体存储装置上故意加工了不良位的内存单元的位置一致。
以往像这样保证了失效位图的正确性。
与失效位图制成有关的技术，公开在日本专利申请特开2002-269996号公报及特开2002-305223号公报中。
但是在以往那样的失效位图确认方法中，FIB加工等工序较多，非常花时间，另外能确认的地址范围非常有限，全部地址空间是否正确地被表示的确认实际上不能实现。
发明内容
本发明的目的在于提供一种半导体存储装置及检查方法，不需要在FIB加工中故意加工出不良位的工序，从而能瞬时进行全地址空间的失效位图的确认。
本发明的半导体存储装置，其特征在于，
具有：
内存单元阵，由多个内存单元构成，上述多个内存单元由多个行地址和多个列地址进行地址标注；
行选择单元，从上述多个内存单元中选择特定行的内存单元；
列选择单元，从上述多个内存单元中选择特定列的内存单元；
数据写入单元，向由上述行选择单元和上述列选择单元所选择的特定内存单元写入数据；
数据读出单元，从上述特定内存单元中读出数据；
数据逻辑强制控制单元；
特定行强制控制单元；以及
特定列强制控制单元，
上述数据逻辑强制控制单元对由特定的地址信号选择的上述内存单元写入数据或者读出数据的逻辑进行强制控制，使得由上述特定的地址信号选择的内存单元失效，
上述特定行强制控制单元对由特定的行地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的行地址信号选择的内存单元失效，
上述特定列强制控制单元对由特定的列地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的列地址信号选择的内存单元失效，
数据逻辑强制控制单元反转至少特定的1位的写入数据或读出数据的逻辑。
本发明的半导体存储装置，其特征在于，
具有：
内存单元阵，由多个内存单元构成，上述多个内存单元由多个行地址和多个列地址进行地址标注；
行选择单元，从上述多个内存单元中选择特定行的内存单元；
列选择单元，从上述多个内存单元中选择特定列的内存单元；
数据写入单元，向由上述行选择单元和上述列选择单元所选择的特定内存单元写入数据；
数据读出单元，从上述特定内存单元中读出数据；
数据逻辑强制控制单元；
特定行强制控制单元；以及
特定列强制控制单元，
上述数据逻辑强制控制单元对由特定的地址信号选择的上述内存单元写入数据或者读出数据的逻辑进行强制控制，使得由上述特定的地址信号选择的内存单元失效，
上述特定行强制控制单元对由特定的行地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的行地址信号选择的内存单元失效，
上述特定列强制控制单元对由特定的列地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的列地址信号选择的内存单元失效，
数据逻辑强制控制单元将至少特定的1位的写入数据或读出数据的逻辑强制固定为“L”或“H”。
本发明的半导体存储装置，其特征在于，
具有：
内存单元阵，由多个内存单元构成，上述多个内存单元由多个行地址和多个列地址进行地址标注；
行选择单元，从上述多个内存单元中选择特定行的内存单元；
列选择单元，从上述多个内存单元中选择特定列的内存单元；
数据写入单元，向由上述行选择单元和上述列选择单元所选择的特定内存单元写入数据；
数据读出单元，从上述特定内存单元中读出数据；
数据逻辑强制控制单元；
特定行强制控制单元；以及
特定列强制控制单元，
上述数据逻辑强制控制单元对由特定的地址信号选择的上述内存单元写入数据或者读出数据的逻辑进行强制控制，使得由上述特定的地址信号选择的内存单元失效，
上述特定行强制控制单元对由特定的行地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的行地址信号选择的内存单元失效，
上述特定列强制控制单元对由特定的列地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的列地址信号选择的内存单元失效，
数据逻辑强制控制单元检查列地址信号和行地址信号的全部一致，并控制写入数据或读出数据的逻辑。
本发明的半导体存储装置，其特征在于，
具有：
内存单元阵，由多个内存单元构成，上述多个内存单元由多个行地址和多个列地址进行地址标注；
行选择单元，从上述多个内存单元中选择特定行的内存单元；
列选择单元，从上述多个内存单元中选择特定列的内存单元；
数据写入单元，向由上述行选择单元和上述列选择单元所选择的特定内存单元写入数据；
数据读出单元，从上述特定内存单元中读出数据；
数据逻辑强制控制单元；
特定行强制控制单元；以及
特定列强制控制单元，
上述数据逻辑强制控制单元对由特定的地址信号选择的上述内存单元写入数据或者读出数据的逻辑进行强制控制，使得由上述特定的地址信号选择的内存单元失效，
上述特定行强制控制单元对由特定的行地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的行地址信号选择的内存单元失效，
上述特定列强制控制单元对由特定的列地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的列地址信号选择的内存单元失效，
数据逻辑强制控制单元检查列地址信号和行地址信号的部分一致，并控制写入数据或读出数据的逻辑。
本发明的半导体存储装置，其特征在于，
具有：
内存单元阵，由多个内存单元构成，上述多个内存单元由多个行地址和多个列地址进行地址标注；
行选择单元，从上述多个内存单元中选择特定行的内存单元；
列选择单元，从上述多个内存单元中选择特定列的内存单元；
数据写入单元，向由上述行选择单元和上述列选择单元所选择的特定内存单元写入数据；
数据读出单元，从上述特定内存单元中读出数据；
数据逻辑强制控制单元；
特定行强制控制单元；以及
特定列强制控制单元，
上述数据逻辑强制控制单元对由特定的地址信号选择的上述内存单元写入数据或者读出数据的逻辑进行强制控制，使得由上述特定的地址信号选择的内存单元失效，
上述特定行强制控制单元对由特定的行地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的行地址信号选择的内存单元失效，
上述特定列强制控制单元对由特定的列地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的列地址信号选择的内存单元失效，
数据逻辑强制控制单元检查行地址信号的一部分，并选择控制写入数据或读出数据的逻辑的数据输入输出端子。
本发明的半导体存储装置，其特征在于，
具有：
内存单元阵，由多个内存单元构成，上述多个内存单元由多个行地址和多个列地址进行地址标注；
行选择单元，从上述多个内存单元中选择特定行的内存单元；
列选择单元，从上述多个内存单元中选择特定列的内存单元；
数据写入单元，向由上述行选择单元和上述列选择单元所选择的特定内存单元写入数据；
数据读出单元，从上述特定内存单元中读出数据；
数据逻辑强制控制单元；
特定行强制控制单元；以及
特定列强制控制单元，
上述数据逻辑强制控制单元对由特定的地址信号选择的上述内存单元写入数据或者读出数据的逻辑进行强制控制，使得由上述特定的地址信号选择的内存单元失效，
上述特定行强制控制单元对由特定的行地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的行地址信号选择的内存单元失效，
上述特定列强制控制单元对由特定的列地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的列地址信号选择的内存单元失效，
数据逻辑强制控制单元、上述特定行强制控制单元以及上述特定列强制控制单元通过各特定的列地址使全部行失效，并且通过各特定的行地址使全部列失效。
本发明的半导体存储装置，其特征在于，
具有：
内存单元阵，由多个内存单元构成，上述多个内存单元由多个行地址和多个列地址进行地址标注；
行选择单元，从上述多个内存单元中选择特定行的内存单元；
列选择单元，从上述多个内存单元中选择特定列的内存单元；
数据写入单元，向由上述行选择单元和上述列选择单元所选择的特定内存单元写入数据；
数据读出单元，从上述特定内存单元中读出数据；
数据逻辑强制控制单元；
特定行强制控制单元；以及
特定列强制控制单元，
上述数据逻辑强制控制单元对由特定的地址信号选择的上述内存单元写入数据或者读出数据的逻辑进行强制控制，使得由上述特定的地址信号选择的内存单元失效，
上述特定行强制控制单元对由特定的行地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的行地址信号选择的内存单元失效，
上述特定列强制控制单元对由特定的列地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的列地址信号选择的内存单元失效，
数据逻辑强制控制单元、上述特定行强制控制单元以及上述特定列强制控制单元即使在行方向上配置的内存的数目与在列方向上配置的内存的数目不同的情况下，也能描画出涵盖全部内存空间的地址分配和可确认数据输入输出端子分配的失效位的情形。
本发明的半导体存储装置，具有：
内存单元阵，该内存单元阵由多个内存单元构成，该内存单元由多个行地址和多个列地址进行地址标注；
行选择单元，从上述多个内存单元中，选择特定行的内存单元；
列选择单元，从上述多个内存单元中，选择特定列的内存单元；
数据写入单元，向由上述行选择单元和上述列选择单元所选择的特定内存单元写入数据；
数据读出单元，从上述特定内存单元中读出数据；
数据逻辑的强制控制单元；
数据逻辑的强制控制单元强制控制向根据特定的地址信号选择的内存单元写入数据或者读出数据的逻辑。
根据上述结构，由于具有强制控制向根据特定的地址信号选择的内存单元写入数据或者读出数据的逻辑的数据逻辑的强制控制单元，因而能强制进行向根据特定的地址信号选择的内存单元写入数据或者读出数据的逻辑，从而不需对特定的内存单元进行物理加工就能在访问特定的内存单元时强制使其失效。
根据本发明，由于不需要在FIB加工中故意加工出不良位的工序，就能瞬时进行全地址空间的失效位图的确认，因此能大幅度地减少失效位图的确认工序，并且能确实保证失效位图的准确性。
本发明的另外的半导体存储装置，具有：
内存单元阵，由多个内存单元构成，该内存单元由多个行地址和多个列地址进行地址标注；
行选择单元，从多个内存单元中，选择特定行的内存单元；
列选择单元，从多个内存单元中，选择特定列的内存单元；
数据写入单元，向由行选择单元和列选择单元所选择的特定内存单元写入数据；
数据读出单元，从特定内存单元中读出数据；
特定行的强制控制单元；
其中，特定行的强制控制单元对由特定的行地址信号所选择的内存单元的控制强制进行与通常动作时不同的控制。
根据上述结构，通过特定行的强制控制单元装置对由特定的行地址信号所选择的内存单元的控制强制进行与通常动作时不同的控制，因而不需对特定行的内存单元激活装置进行物理加工，就能在访问时强制使特定行的内存单元失效。
本发明其他的半导体存储装置，具有：
内存单元阵，由多个内存单元构成，该内存单元由多个行地址和多个列地址进行地址标注；
行选择单元，从多个内存单元中，选择特定行的内存单元；
列选择单元，从多个内存单元中，选择特定列的内存单元；
数据写入单元，向由行选择单元和列选择单元所选择的特定内存单元写入数据；
数据读出单元，从特定内存单元中读出数据；
特定列的强制控制单元；
特定列的强制控制单元对由特定的列地址信号所选择的内存单元的控制强制进行与通常动作时不同的控制。
根据上述结构，通过特定列的强制控制单元对由特定的列地址信号所选择的内存单元的控制强制进行与通常动作时不同的控制，因而能对由特定的列地址信号所选择的内存单元的控制强制进行与通常动作时不同的控制，从而不需对特定列的内存单元激活装置进行物理加工，就能在访问时强制使特定列的内存单元失效。
本发明其他的半导体存储装置，具有：
内存宏，包括：内存单元阵，由多个内存单元构成，该内存单元由多个行地址和多个列地址进行地址标注；行选择单元，从多个内存单元中选择特定行的内存单元；列选择单元，从多个内存单元中选择特定列的内存单元；数据写入单元，向由行选择单元和列选择单元所选择的特定内存单元写入数据；数据读出单元，从特定内存单元中读出数据；
数据逻辑控制单元，强制控制向根据特定的地址信号选择的内存单元写入数据或者读出数据的逻辑；
内存宏和数据逻辑控制单元分别是具有可提供独立功能的硬I P宏。
根据上述结构，包括具有通常动作所需的构成要素的内存宏和强制控制向根据特定的地址信号选择的内存单元写入数据或者读出数据的逻辑的数据逻辑强制控制单元，内存宏和数据逻辑强制控制单元分别是具有独立功能的硬IP宏，可分别提供。
由此，由于内存宏和数据逻辑强制控制单元分别是具有独立功能的硬IP宏，因此只要在现有的内存宏上添加新的数据逻辑强制控制单元，就能强制使特定地址的内存单元失效。另外，数据逻辑强制控制单元也可从内存宏搭载的半导体存储装置中分离进行独立设置，设置在半导体存储装置和该半导体存储装置的检查装置之间，由此能强制使特定地址的内存单元失效。
在上述结构中，数据逻辑强制控制单元安装在数据输入输出缓冲单元块中。
根据上述结构，数据逻辑强制控制装置安装在数据输入输出缓冲单元块中，因此不必特别考虑数据逻辑强制控制单元的搭载，仅配置数据输入输出缓冲块，就能强制使特定地址的内存单元失效。
本发明的半导体存储装置的检查方法，该半导体存储装置具有：内存单元阵，由多个内存单元构成，上述多个内存单元由多个行地址和多个列地址进行地址标注；行选择单元，从上述多个内存单元中选择特定行的内存单元；列选择单元，从上述多个内存单元中选择特定列的内存单元；数据写入单元，向由上述行选择单元和上述列选择单元所选择的特定内存单元写入数据；数据读出单元，从上述特定内存单元中读出数据；以及数据逻辑强制控制单元，该检查方法的特征在于：对通过上述特定的地址信号选择的内存单元的写入数据或读出数据的逻辑进行强制控制的数据逻辑强制控制单元是具有独立功能的软IP，其由上述半导体存储装置与上述半导体存储装置的检查装置间的各种信号控制或被控制。
根据上述结构，该装置是具有独立功能的软IP，以与半导体存储装置通过半导体存储装置的检查装置间的各种信号进行控制或者被控制，因此不在半导体存储装置上搭载数据逻辑强制控制单元，也不必特别地对通常检查的检查程序内部进行修正，就能强制使特定地址的内存单元失效。
在上述结构中，强制控制单元被安装在包含通常动作所需的构成要素的内存宏内。
根据上述结构，强制控制装置被安装在包含通常动作所需的构成要素的内存宏内，因此不必特别考虑强制控制单元的搭载，仅配置内存宏，就能强制使特定地址的内存单元失效。
在上述结构中，还具有地址加扰电路部，将外部输入的逻辑地址信号变换成向包含行选择单元和列选择单元的各种内部电路输入的物理地址信号。
根据上述结构，该装置具有将外部输入的逻辑地址信号变换成向包含行选择单元和列选择单元的各种内部电路输入的物理地址信号的地址加扰电路部，因此能使外部输入的逻辑地址与内存单元的地址一致。
在上述结构中，数据逻辑的强制控制单元反转至少特定的1位的写入数据或读出数据的逻辑。
根据上述结构，数据逻辑的强制控制单元反转至少特定的1位的写入数据或读出数据的逻辑，因而写入和读出的数据逻辑反转，就能使特定地址的内存单元失效。
在上述结构中，数据逻辑的强制控制单元将至少特定的1位的写入数据或读出数据的逻辑强制固定为“L”或“H”。
根据上述结构，数据逻辑的强制控制单元将至少特定的1位的写入数据或读出数据的逻辑强制固定为“L”或“H”，因而通过写入或读出与强制固定逻辑相反的逻辑数据，就能强制使特定地址的内存单元失效。
在上述结构中，特定行的强制控制单元使通过特定的行地址所选择的字线不激活。
根据上述结构，特定行的强制控制单元使通过特定的行地址所选择的字线不激活，能强制使特定行地址的存储单元失效。
在上述结构中，特定列的强制控制单元使通过特定的列地址所选择的位线选择开关不激活。
根据上述结构，特定列的强制控制单元使通过特定的列地址所选择的位不激活，能强制使特定列地址的存储单元失效。
在上述结构中，特定列的强制控制单元使通过特定的列地址所选择的读出放大器不激活。
根据上述结构，特定列的强制控制单元使通过特定的列地址所选择的读出放大器不激活，能强制使与读出放大器连接的特定列地址的存储单元失效。
在上述结构中，特定列强制控制单元使特定的数据输入输出端子不激活。
根据上述结构，特定列强制控制单元使特定的数据输入输出端子不激活，能强制使与特定的数据输入输出端子对应的全部内存单元失效。
在上述结构中，强制控制单元由半导体存储装置的设定专用的动作模式端子控制。
根据上述结构，数据强制控制单元、特定行强制控制单元或特定列强制控制单元由半导体存储装置的设定专用的动作模式端子控制，因而不必变更通常动作模式使用的多个控制端子的功能或规格，就能强制使特定地址的内存单元失效。
在上述结构中，强制控制单元由在半导体存储装置的通常动作模式中所使用的多个控制端子控制。
根据上述结构，数据强制控制单元、特定行强制控制单元或特定列强制控制单元由在半导体存储装置的通常动作模式中所使用的多个控制端子控制，因而不必设置动作模式设定专用端子，就能强制使特定地址的内存单元失效。
在上述结构中，强制控制单元由地址信号控制。
根据上述结构，数据强制控制单元、特定行强制控制单元或特定列强制控制单元由地址信号控制，所以能够仅在检查地址信号、输入特定地址时，进行强制失效。
在上述结构中，数据逻辑的强制控制单元检查列地址信号和行地址信号的全部一致性，控制写入数据或读出数据的逻辑。
根据上述结构，数据逻辑的强制控制单元检测列地址信号和行地址信号的全部一致性，控制写入数据或读出数据的逻辑，因此在矩阵配置的多个内存单元中，仅能强制使位于一条对角线上的内存单元失效。
在上述结构中，数据逻辑的强制控制单元检测列地址信号和行地址信号的部分一致性，控制写入数据或读出数据的逻辑。
根据上述结构，数据逻辑的强制控制单元检查列地址信号和行地址信号的部分一致性，控制写入数据或读出数据的逻辑，因此在矩阵配置的多个内存单元中，仅能强制使特定的斜直线上的内存单元失效。
在上述结构中，数据逻辑的强制控制单元检查行地址信号的一部分，选择控制写入或读出数据的逻辑的数据输入输出端子。
根据上述结构，数据逻辑的强制控制单元检查行地址信号的一部分，选择控制写入或读出数据的逻辑的数据输入输出端子，由于数据输入输出端子的不同，因而可区别行地址和列地址相同的多个内存单元，从而能强制使特定数据输入输出端子的特定地址的内存单元失效。
在上述结构中，强制控制单元具有强制失效单元，该强制失效单元由各固有的列地址使全部行失效，并且由各固有的行地址使全部列失效。
根据上述结构，强制控制单元具有强制失效单元，该强制失效装置由各固有的列地址使全部行失效，并且由各固有的行地址使全部列失效，因而能完成涵盖全部内存空间的地址分配和数据输入输出端子分配的确认。
在上述结构中，强制控制单元具有强制失效单元，该强制失效单元在由多个内存单元构成的内存宏的配置方向上描画固有的失效位的情形。
根据上述结构，强制控制单元具有在由多个内存单元构成的内存宏的配置方向上描画固有的失效位的情形的强制失效单元，因而能确认内存宏的配置方向。
在上述结构中，强制控制单元具有强制失效单元，该强制失效单元即使在行方向上配置的内存的数目与在列方向上配置的内存的数目不同的情况下，也能描画出涵盖全部内存空间的地址分配和数据输入输出端子的分配确认的失效位的情形。
根据上述结构，强制控制单元还具有强制失效单元，该强制失效单元即使在行方向上配置的内存的数目与在列方向上配置的内存的数目不同的情况下，也能描画出可确认涵盖全部内存空间的地址分配和数据输入输出端子的分配的失效位的情形，因而无论行方向上配置的内存数和列方向上配置的内存数比为哪种值的内存宏，都能进行该地址分配与数据输入输出端子分配的确认和配置方向的确认。
附图说明
图1是表示涉及本发明第1实施方式的半导体存储装置的构成例的框图。
图2是表示构成图1的数据逻辑强制控制电路部21的数据反转电路单元21A的逻辑电路图。
图3是图2的数据反转电路单元21A的逻辑图。
图4是表示构成图1的内存宏10的内存阵11的一部分11A、行解码器12的一部分12A和列解码器13的一部分13A的第1说明图。
图5是构成图1的数据逻辑强制控制电路的标志信号发生电路部22的一电路部22A的逻辑电路图。
图6是图5的逻辑电路图的逻辑图。
图7是表示构成图1的内存宏10的内存阵11的一部分11A、行解码器12的一部分12A和列解码器13的一部分13A的第2说明图。
图8是构成图1的数据逻辑强制控制电路的标志信号发生电路部22的一电路部22B的逻辑电路图。
图9是图8的逻辑电路图的逻辑图。
图10是表示构成图1的内存宏10的内存阵11的一部分11A、行解码器12的一部分12A和列解码器13的一部分13A的第3说明图。
图11是表示构成图1的内存宏10的内存阵11的一部分11B、行解码器12的一部分12B和列解码器13的一部分13B的第4说明图。
图12是表示行解码器12和特定行强制控制电路40的电路结构的图。
图13是第1特定列强制控制单元的电路框图。
图14是第2特定列强制控制单元的电路框图。
图15是第3特定列强制控制单元的电路框图。
图16是表示涉及本发明第2实施方式的半导体存储装置的构成例的框图。
图17是表示涉及本发明第3实施方式的半导体存储装置的构成例的框图。
图18表示半导体存储装置的检查方法的说明图。
图19是描画了1条斜对角线情形的失效位图的检查图。
图20是在图19的1条斜对角线情形上，添加了在物理行地址为“0”的内存单元上描画了1条直线情形的失效位图的检查图。
图21是在图19的1条斜对角线情形上，添加了在物理列地址为“0”的内存单元上描画了1条直线情形的失效位图的检查图。
图22是在图19的1条斜对角线情形上，添加了在物理行地址为“0”的内存单元上描画了1条直线情形、在物理列地址为“0”的内存单元上描画了1条直线情形的失效位图的检查图。
图23是描画了2条斜直线情形的失效位图的检查图。
图24是描画了对应图23中的2条斜直线情形的行和列进行了交换后的2条斜直线情形的失效位图的检查图。
图25是描画了重合图23的情形和图24情形的失效位图的检查图。
图26是内存单元的排列数在列方向比行方向多时的失效位图的检查图。
图27是内存单元的排列数在行方向比列方向多时的失效位图的检查图。
图28是表示配置在实际半导体存储装置上的内存宏的一部分的图。
图29是图28所示的半导体存储装置的失效位图。
具体实施方式
下面参照附图说明本发明的实施方式。
图1是表示涉及本发明第1实施方式的半导体存储装置的构成例的框图。图1的半导体存储装置100具有内存宏10、数据逻辑强制控制块20、地址加扰块30、特定行强制控制电路40、特定列强制控制电路50。内存宏10由内存阵11、行解码器12、列解码器13、控制部14以及数据输入输出电路部15构成，数据逻辑强制控制块20由数据逻辑强制控制电路部21、数据逻辑强制控制块20的标志信号发生部22所构成。半导体存储装置100为通用半导体存储装置，或者是内存宏搭载的系统LSI，除此以外还具有各种功能块，但其说明予以省略。另外，内存宏10和数据逻辑强制控制块20分别是具有独立功能的硬IP宏，其可分别提供。
多个从半导体存储装置100的外部输入到地址加扰块30的逻辑地址信号31变换成物理地址信号后，输入到内存宏10的控制部14、数据逻辑强制控制块20的数据逻辑强制控制电路的标志信号发生部22、特定行强制控制电路40以及特定列强制控制电路50中。此外，地址加扰块30是担任如下功能的处理部：即将外部输入的逻辑地址信号31变换成输入到行选择单元或列选择单元等内部控制电路的物理地址信号，另外也存在着根据内存宏10的电路结构或布局结构，不需要地址加扰块30的情况。FBMCHK信号32从半导体存储装置100的外部输入到数据逻辑强制控制块20的数据逻辑强制控制电路的标志信号发生部22、特定行强制控制电路40以及特定列强制控制电路50中。输入输出数据33经由数据逻辑强制控制块20的数据逻辑强制控制电路部21，与半导体存储装置100进行输入输出。特定行强制控制电路40控制行解码器12，特定列强制控制电路50控制列解码器13以及数据输入输出电路部15。FBMCHK信号32也可以从设置在半导体存储装置100的专用端子提供，还可以是根据通常动作时多个必需的端子的逻辑组合而产生的信号。
图2是构成图1的数据逻辑强制控制电路部21的数据反转电路单元21A的逻辑电路图。在内存宏10具有多个数据输入输出端子的情况下，数据逻辑强制控制电路部21具有与数据输入输出端子数相同数量的数据反转电路单元21A。数据信号输入到输入端子IN，从输出端子OUT输出。输入端子FLG是控制输出数据逻辑的标志信号。
图3是图2的数据反转电路单元21A的逻辑图。表示了标志信号FLG为“L”时，输入到输入端子IN的数据和从输出端子OUT输出的数据为同一逻辑，标志信号FLG为“H”时，输入到输入端子IN的数据和从输出端子OUT输出的数据为相反逻辑。像这样，通过数据反转电路单元21A构成数据逻辑强制控制电路部21，写入数据或读出数据的逻辑能够反转，通过写入和读出数据逻辑逆转，能够使特定地址的内存单元失效。另外，更简单的是当标志信号确定时，还可以将写入数据或读出数据的逻辑固定成“L”或“H”。
图4是表示构成图1的内存宏10的内存阵11的一部分11A、行解码器12的一部分12A和列解码器13的一部分13A的第1说明图。内存阵11的一部分由8行×8列构成，配置了64个内存单元。行解码器12的一部分输入R0、R1、R2三条物理行地址，进行8行解码。列解码器13的一部分输入C0、C1、C2三条物理列地址，进行8列解码。64个内存单元由意味着下位3位为物理列地址、上位3位为物理行地址、共计6位的地址进行地址标号，以16进制表示。例如，配置在最左下方的内存单元的地址是“00”，配置在最右上方的内存单元的地址为“3F”。在该图中，将位于直线连接“00”地址的内存单元与“3F”地址的内存单元的对角线上的内存单元标以圆圈。标有圆圈地址的内存单元是下位3位的物理列地址与上位3位的物理行地址完全一致的内存单元。
图5是构成图1的数据逻辑强制控制电路的标志信号发生电路部22的一电路部22A的逻辑电路图，是进行物理行地址与物理列地址的一致检查的电路图。FBMCHK信号为“H”、物理行地址与物理列地址一致时，标志信号FLG成为“H”，FBMCHK信号32为“L”时，标志信号FLG始终为“L”。
图6是图5的逻辑电路图的逻辑图。表示了FBMCHK信号32为“H”的情形，在该图最上方记载的数字是存储地址。此外，标有圆圈的存储地址表示物理行地址与物理列地址一致的存储地址。R0、R1、R2为物理行地址，C0、C1、C2为物理列地址。根据该逻辑图，得知访问标有圆圈的存储地址时，也即是物理行地址与物理列地址完全一致时，标志信号FLG为“H”，除此之外的情况下，标志信号FLG为“L”。像这样，构成数据逻辑强制控制电路的标志信号发生电路22的一电路部22A由图5所示的逻辑电路来构成，就能够在多个矩阵配置的内存单元中，强制使仅位于对角线上的内存单元失效。
图7与图4相同，是表示构成图1的内存宏10的内存阵11的一部分11A、行解码器12的一部分12A和列解码器13的一部分13A的第2说明图。与图4不同的是：标有圆圈的内存单元的地址不同(除去“00”地址的内存单元)这一点。图7中，位于直线连接“00”地址的内存单元与“1F”地址的内存单元的直线上的内存单元标以圆圈。标有圆圈的地址上的内存单元是物理列地址和物理行地址为特定组合的内存单元。更具体地说，R2为“0”、R1与C2一致且R0与C1一致的地址的内存单元。
图8是构成图1的数据逻辑强制控制电路的标志信号发生电路部22的一电路部22B的逻辑电路图。FBMCHK信号为“H”、物理行地址与物理列地址为特定关系时，标志信号FLG成为“H”。FBMCHK信号为“L”时，标志信号FLG始终为“L”。
图9是图8的逻辑电路图的逻辑图。表示了FBMCHK信号为“H”的情形，在该图最上方记载的数字是存储地址。标有圆圈的存储地址表示物理行地址与物理列地址为特定关系的存储地址。R0、R1、R2为物理行地址，C0、C1、C2为物理列地址。根据该逻辑图，得知访问标有圆圈的存储地址时，标志信号FLG为“H”，除此之外的情况下，标志信号FLG为“L”。像这样，构成数据逻辑强制控制电路的标志信号发生电路22的一电路部22B由图8所示的逻辑电路来构成，由此，就能够在多个矩阵配置的内存单元中，强制使仅位于与图4不同的特定的斜直线上的内存单元失效。
图10与图4及图7相同，是表示构成图1的内存宏10的内存阵11的一部分11A、行解码器12的一部分12A和列解码器13的一部分13A的第3说明图。与图4及图7不同的是：标有圆圈的内存单元的地址是图4中标有圆圈的内存单元的地址和图7中标有圆圈的内存单元的地址这两个。也即是位于直线连接“00”地址的内存单元与“3F”地址的内存单元的对角线上的内存单元、和位于直线连接“00”地址的内存单元与“1F”地址的内存单元的直线上的内存单元这两方的内存单元标以圆圈。标有圆圈的地址上的内存单元是物理列地址和物理行地址为特定组合的内存单元。通过得到图5记载的一电路部22A输出的标志信号FLG和图8中记载的另一电路部22B输出的标志信号FLG的逻辑和，容易得到仅仅在访问图10中标有圆圈的地址的内存单元时成为“H”的新标志信号。像这样，通过组合图5所示的逻辑电路和图8所示的逻辑电路，来构成数据强制控制电路的标志信号发生部22，能够得到可确认内存宏10的配置方向的失效位图。
图11是表示构成图1的内存宏10的内存阵11的一部分11B、行解码器12的一部分12B和列解码器13的一部分13B的第4图。与图4、图7及图10不同的是：图4、图7及图10表示对应特定的1个数据输入输出端子内存空间，相对于此，图11表示对应多个数据输入输出端子的内存空间。此处表示对应了IO0、IO1、IO2、IO3四个输入输出端子的内存空间。1个数据输入输出端子对应的内存空间由32行×8列构成，4个数据输入输出端子的内存单元存在，因此共计表示了1024位的内存空间。在内存阵区域11B中，直线连接最左下方的内存单元和最右上方的内存单元的对角线上的内存单元共计32个加以涂黑，表示了当访问这些内存单元时，进行了强制失效。通过将上位的物理行地址R 3、R4的地址用作数据输入输出端子的选择信号，实现了涵盖全内存空间的连续对角线情形。虽然逻辑电路图和逻辑图没有特别说明，但是追加了图5所记载的逻辑电路图中的上位物理行地址R3、R4的逻辑组合条件，也能容易地实现产生对应各数据输入输出端子的标志信号FLG0、FLG1、FLG2、FLG3。像这样，通过检查行地址信号的一部分，来选择控制对象的数据输入输出，通过数据输入输出端子的不同可区别多个行地址和列地址相同的内存单元，由此能够使特定数据输入输出端子的特定地址的内存单元强制失效。
图12是表示行解码器12和特定行强制控制电路40的电路结构的图。
行解码器12由解码信号发生部12C和字驱动器一部分12D构成，特定行强制控制电路40配置在解码信号发生部12C和字驱动器一部12D之间。特定行强制控制信号FLGR动作时，是控制字线WLn的字驱动器的信号，在强制失效动作时，特定行强制控制信号FLGR变成“H”，即使行编码器选择了字线WLn，字线WLn也不激活。通常动作时，特定行强制控制信号FLGR为“L”，行编码器选择字线WLn后，字线WLn激活。像这样，通过选择特定的行地址使字线不激活，能强制使特定行地址的内存单元失效。
图13、图14、图15是特定列强制控制单元的电路框图。位线BL和相向位线XBL经位线连接开关101连接输入到读出放大器102，读出放大器102的输出与数据输出端子103连接。位线连接开关101具有位线选择端子101a和动作模式端子101b，读出放大器102有读出放大器端子102a。位线选择总线信号BLSEL<3:0>被分配连接到位线选择端子101a，读出放大器选择总线信号SASEL<1:0>被分配连接到读出放大器端子102a。特定列强制控制信号FLGC与特定的动作模式端子101b连接，其他的动作模式端子101b与接地端子VSS连接。强制失效动作时，特定列强制控制信号FLGC变成“H”，位线连接开关101即使被位线选择总线信号BLSEL<3:0>选择，也还是“OFF”。通常动作时，特定列强制控制信号FLGC变成“L”，位线连接开关101被位线选择总线信号BLSEL<3:0>选择，变成“ON”。也即是连接了特定列强制控制信号FLGC的列内存单元在强制失效动作时失效。
图13是第1特定列强制控制单元的电路框图。特定列强制控制信号FLGC只与最左边的位线连接开关101的动作模式端子101b连接，其他的位线连接开关101的动作模式端子101b与接地端子VSS连接。像这样，使通过特定的列地址所选择的位线连接开关101不激活，能强制使特定列地址的内存单元失效。
图14是第2特定列强制控制单元的电路框图。特定列强制控制信号FLGC与位线连接开关101的动作模式端子101b连接，该位线连接开关101与最左边的读出放大器102连接，与其他读出放大器102连接的位线连接开关101的动作模式端子101b与接地端子VSS连接。或者，作为另外的单元，也可以在各自的读出放大器102上设置动作模式端子，在特定的读出放大器的动作模式端子上连接列强制控制信号FLGC。这种情况下，不必在位线连接开关101上设置动作模式端子。像这样，通过使全部与特定的列地址所选择的读出放大器连接的位线连接开关101不激活，或者使特定的列地址所选择的读出放大器102不激活，能强制使全部与特定的列地址所选择的读出放大器102连接的内存单元失效。
图15是第3特定列强制控制单元的电路框图。特定列强制控制信号FLGC与位线连接开关101的动作模式端子101b连接，该位线连接开关101与从左边开始到第2个的读出放大器102连接，与其他读出放大器102连接的位线连接开关101的动作模式端子101b与接地端子VSS连接。或者，作为另外的单元，也可以在各自的数据输入输出端子上设置动作模式端子，在特定的数据输入输出端子的动作模式端子上连接列强制控制信号FLGC。这种情况下，不必在位线连接开关或读出放大器上设置动作模式端子。像这样，通过使全部对应特定的数据输入输出端子的位线连接开关101不激活，或者使特定的数据输入输出端子不激活，能强制使全部对应数据输入输出端子的内存单元失效。
此外，在图13、图14、图15中对数据读出系统电路的控制进行了说明。作为另外的单元，还可以对数据写入系统电路的控制进行说明。
图16是表示涉及本发明第2实施方式的半导体存储装置的构成例的框图。与图1不同之处在于数据逻辑强制控制电路部21安装在内存宏10的内部。虽然图中没有记载，特定行强制控制单元40、特定列强制控制单元50都安装在内存宏10的内部。另外，数据逻辑强制控制电路的标志信号发生电路部22以及地址加扰块30安装在控制部14A内。像这样，由于数据逻辑强制控制单元、特定行强制控制单元、特定列强制控制单元等强制控制单元是安装在包含通常动作所需的构成要素的内存宏10内的单元，因此不必特别考虑强制控制单元的搭载，仅配置内存宏10就能强制使特定地址的内存单元失效。
图17是表示涉及本发明第3实施方式的半导体存储装置的构成例的框图。与图1和图16不同之处在于数据逻辑强制控制单元安装在数据输入输出缓冲块60内。数据输入输出缓冲块60位于半导体存储装置的芯片端部，靠近数据输入输出垫61的附近。像这样，数据逻辑强制控制单元是安装在半导体存储装置的数据输入输出缓冲块60内的单元，因此不必特别考虑强制控制单元的搭载，就能强制使特定地址的内存单元失效。
图18表示半导体存储装置的检查方法的说明图。半导体存储装置200没有搭载数据逻辑强制控制电路，具有多个信号端子201。半导体存储装置的检查装置300与信号端子201连接，具有数据逻辑强制控制IP301和通常检查程序302。数据逻辑强制控制IP301使软件IP，并不是复杂地安装在通常检查程序302内，而是具有独立功能。通常检查程序302是个别提供或供给的程序。半导体存储装置200地输入输出信号经数据逻辑强制控制IP301由通常检查程序302控制。像这样，数据逻辑强制控制IP是具有独立功能的软IP，是与半导体存储装置之间由该半导体存储装置的检查装置间的各种信号进行控制或被控制的软件，因此，不必在半导体存储装置上搭载数据逻辑强制控制单元，进而不需特别修正通常检查的检查程序内部，就能强制使特定地址的内存单元失效。
图19到图27是表示利用图1到图18所说的各种单元，可实现失效位图的检查的情形的图。
图19是图4及图11中所述的描画了1条斜对角线情形的失效位图的检查图。
图20是在图19的1条斜对角线情形上，添加了在物理行地址为“0”的内存单元上描画了1条直线情形的失效位图的检查图。这能利用数据逻辑强制控制单元和特定行强制控制单元得以实现。
图21是在图19的1条斜对角线情形上，添加了在物理列地址为“0”的内存单元上描画了1条直线情形的失效位图的检查图。这能利用数据逻辑强制控制单元和特定列强制控制单元得以实现。
图22是在图19的1条斜对角线情形上，添加了在物理行地址为“0”的内存单元上描画了1条直线情形、在物理列地址为“0”的内存单元上描画了1条直线情形的失效位图的检查图。这能通过数据逻辑强制控制单元、特定行强制控制单元和特定列强制单元得以实现。
图23是图10中所述的描画了2条斜直线情形的失效位图的检查图。这能利用数据逻辑强制控制单元得以实现。
图24是描画了对应图23中的2条斜直线情形的行和列进行交换后的2条斜直线情形的失效位图的检查图。这能利用数据逻辑强制控制单元得以实现。
图25是描画了重合图23的情形和图24情形的失效位图的检查图。这能利用数据逻辑强制控制单元得以实现。
图26是内存单元的排列数在列方向比行方向多时的失效位图的检查图，是描画了在列方向上仅增加行方向的数目时，列方向上横向直线的情形在别的物理行地址的内存单元上移动的情形的检查图。这能利用数据逻辑强制控制单元和特定行强制控制单元得以实现。
图27是内存单元的排列数在行方向比列方向多时的失效位图的检查图，是描画了在行方向上仅增加列方向的数目时，行方向横向直线的情形在别的物理列地址的内存单元上移动的情形的检查图。这能利用数据逻辑强制控制单元和特定列强制控制单元得以实现。
以上从图19到图27示出了失效位图的检查情形的例，但是，本发明的目的并不限于图19至图27所示的内容，而是在于提供一种在失效位图上输出具有实现如下功能的装置：即实现半导体存储装置的失效位图的检查功能、也即可确实地检查实际半导体存储装置上的内存单元的配置与失效位图上的内存单元的配置相同的功能。
涉及本发明的半导体存储装置具有特定内存单元强制失效的功能，并具有如下效果，即不需要在FIB加工中故意作出不良位等的工序就能够瞬时确认全部地址空间的失效位图，并作为能够获得失效位图的半导体存储装置或其检查方法等而起作用。

Claims (7)

1.一种半导体存储装置，其特征在于，
具有：
内存单元阵，由多个内存单元构成，上述多个内存单元由多个行地址和多个列地址进行地址标注；
行选择单元，从上述多个内存单元中选择特定行的内存单元；
列选择单元，从上述多个内存单元中选择特定列的内存单元；
数据写入单元，向由上述行选择单元和上述列选择单元所选择的特定内存单元写入数据；
数据读出单元，从上述特定内存单元中读出数据；
数据逻辑强制控制单元；
特定行强制控制单元；以及
特定列强制控制单元，
上述数据逻辑强制控制单元对由特定的地址信号选择的上述内存单元写入数据或者读出数据的逻辑进行强制控制，使得由上述特定的地址信号选择的内存单元失效，
上述特定行强制控制单元对由特定的行地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的行地址信号选择的内存单元失效，
上述特定列强制控制单元对由特定的列地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的列地址信号选择的内存单元失效，
数据逻辑强制控制单元反转至少特定的1位的写入数据或读出数据的逻辑。
2.一种半导体存储装置，其特征在于，
具有：
内存单元阵，由多个内存单元构成，上述多个内存单元由多个行地址和多个列地址进行地址标注；
行选择单元，从上述多个内存单元中选择特定行的内存单元；
列选择单元，从上述多个内存单元中选择特定列的内存单元；
数据写入单元，向由上述行选择单元和上述列选择单元所选择的特定内存单元写入数据；
数据读出单元，从上述特定内存单元中读出数据；
数据逻辑强制控制单元；
特定行强制控制单元；以及
特定列强制控制单元，
上述数据逻辑强制控制单元对由特定的地址信号选择的上述内存单元写入数据或者读出数据的逻辑进行强制控制，使得由上述特定的地址信号选择的内存单元失效，
上述特定行强制控制单元对由特定的行地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的行地址信号选择的内存单元失效，
上述特定列强制控制单元对由特定的列地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的列地址信号选择的内存单元失效，
数据逻辑强制控制单元将至少特定的1位的写入数据或读出数据的逻辑强制固定为“L”或“H”。
3.一种半导体存储装置，其特征在于，
具有：
内存单元阵，由多个内存单元构成，上述多个内存单元由多个行地址和多个列地址进行地址标注；
行选择单元，从上述多个内存单元中选择特定行的内存单元；
列选择单元，从上述多个内存单元中选择特定列的内存单元；
数据写入单元，向由上述行选择单元和上述列选择单元所选择的特定内存单元写入数据；
数据读出单元，从上述特定内存单元中读出数据；
数据逻辑强制控制单元；
特定行强制控制单元；以及
特定列强制控制单元，
上述数据逻辑强制控制单元对由特定的地址信号选择的上述内存单元写入数据或者读出数据的逻辑进行强制控制，使得由上述特定的地址信号选择的内存单元失效，
上述特定行强制控制单元对由特定的行地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的行地址信号选择的内存单元失效，
上述特定列强制控制单元对由特定的列地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的列地址信号选择的内存单元失效，
数据逻辑强制控制单元检查列地址信号和行地址信号的全部一致，并控制写入数据或读出数据的逻辑。
4.一种半导体存储装置，其特征在于，
具有：
内存单元阵，由多个内存单元构成，上述多个内存单元由多个行地址和多个列地址进行地址标注；
行选择单元，从上述多个内存单元中选择特定行的内存单元；
列选择单元，从上述多个内存单元中选择特定列的内存单元；
数据写入单元，向由上述行选择单元和上述列选择单元所选择的特定内存单元写入数据；
数据读出单元，从上述特定内存单元中读出数据；
数据逻辑强制控制单元；
特定行强制控制单元；以及
特定列强制控制单元，
上述数据逻辑强制控制单元对由特定的地址信号选择的上述内存单元写入数据或者读出数据的逻辑进行强制控制，使得由上述特定的地址信号选择的内存单元失效，
上述特定行强制控制单元对由特定的行地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的行地址信号选择的内存单元失效，
上述特定列强制控制单元对由特定的列地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的列地址信号选择的内存单元失效，
数据逻辑强制控制单元检查列地址信号和行地址信号的部分一致，并控制写入数据或读出数据的逻辑。
5.一种半导体存储装置，其特征在于，
具有：
内存单元阵，由多个内存单元构成，上述多个内存单元由多个行地址和多个列地址进行地址标注；
行选择单元，从上述多个内存单元中选择特定行的内存单元；
列选择单元，从上述多个内存单元中选择特定列的内存单元；
数据写入单元，向由上述行选择单元和上述列选择单元所选择的特定内存单元写入数据；
数据读出单元，从上述特定内存单元中读出数据；
数据逻辑强制控制单元；
特定行强制控制单元；以及
特定列强制控制单元，
上述数据逻辑强制控制单元对由特定的地址信号选择的上述内存单元写入数据或者读出数据的逻辑进行强制控制，使得由上述特定的地址信号选择的内存单元失效，
上述特定行强制控制单元对由特定的行地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的行地址信号选择的内存单元失效，
上述特定列强制控制单元对由特定的列地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的列地址信号选择的内存单元失效，
数据逻辑强制控制单元检查行地址信号的一部分，并选择控制写入数据或读出数据的逻辑的数据输入输出端子。
6.一种半导体存储装置，其特征在于，
具有：
内存单元阵，由多个内存单元构成，上述多个内存单元由多个行地址和多个列地址进行地址标注；
行选择单元，从上述多个内存单元中选择特定行的内存单元；
列选择单元，从上述多个内存单元中选择特定列的内存单元；
数据写入单元，向由上述行选择单元和上述列选择单元所选择的特定内存单元写入数据；
数据读出单元，从上述特定内存单元中读出数据；
数据逻辑强制控制单元；
特定行强制控制单元；以及
特定列强制控制单元，
上述数据逻辑强制控制单元对由特定的地址信号选择的上述内存单元写入数据或者读出数据的逻辑进行强制控制，使得由上述特定的地址信号选择的内存单元失效，
上述特定行强制控制单元对由特定的行地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的行地址信号选择的内存单元失效，
上述特定列强制控制单元对由特定的列地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的列地址信号选择的内存单元失效，
数据逻辑强制控制单元、上述特定行强制控制单元以及上述特定列强制控制单元通过各特定的列地址使全部行失效，并且通过各特定的行地址使全部列失效。
7.一种半导体存储装置，其特征在于，
具有：
内存单元阵，由多个内存单元构成，上述多个内存单元由多个行地址和多个列地址进行地址标注；
行选择单元，从上述多个内存单元中选择特定行的内存单元；
列选择单元，从上述多个内存单元中选择特定列的内存单元；
数据写入单元，向由上述行选择单元和上述列选择单元所选择的特定内存单元写入数据；
数据读出单元，从上述特定内存单元中读出数据；
数据逻辑强制控制单元；
特定行强制控制单元；以及
特定列强制控制单元，
上述数据逻辑强制控制单元对由特定的地址信号选择的上述内存单元写入数据或者读出数据的逻辑进行强制控制，使得由上述特定的地址信号选择的内存单元失效，
上述特定行强制控制单元对由特定的行地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的行地址信号选择的内存单元失效，
上述特定列强制控制单元对由特定的列地址信号选择的内存单元进行控制，强制进行与通常动作时不同的控制，使得由上述特定的列地址信号选择的内存单元失效，
数据逻辑强制控制单元、上述特定行强制控制单元以及上述特定列强制控制单元即使在行方向上配置的内存的数目与在列方向上配置的内存的数目不同的情况下，也能描画出涵盖全部内存空间的地址分配和可确认数据输入输出端子分配的失效位的情形。
CN200510106464A 2004-09-27 2005-09-27 半导体存储装置 Expired - Fee Related CN100595844C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP279343/04 2004-09-27
JP2004279343A JP4632732B2 (ja) 2004-09-27 2004-09-27 半導体記憶装置

Publications (2)

Publication Number Publication Date
CN1770318A CN1770318A (zh) 2006-05-10
CN100595844C true CN100595844C (zh) 2010-03-24

Family

ID=36098863

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200510106464A Expired - Fee Related CN100595844C (zh) 2004-09-27 2005-09-27 半导体存储装置

Country Status (3)

Country Link
US (1) US7330379B2 (zh)
JP (1) JP4632732B2 (zh)
CN (1) CN100595844C (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101199771B1 (ko) * 2005-12-19 2012-11-09 삼성전자주식회사 모드별 논리적 어드레스를 설정하는 반도체 메모리 테스트장치 및 방법
KR101049415B1 (ko) * 2009-03-26 2011-07-20 주식회사 하이닉스반도체 셀 불량 테스트회로
KR20130048999A (ko) * 2011-11-03 2013-05-13 삼성전자주식회사 반도체 테스트 장치 및 그의 어드레스 스크램블 생성 방법
KR102720573B1 (ko) * 2019-02-20 2024-10-21 에스케이하이닉스 주식회사 어드레스를 스크램블할 수 있는 반도체 시스템
US11335426B2 (en) * 2020-10-16 2022-05-17 Micron Technology, Inc. Targeted test fail injection

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6447972A (en) * 1987-08-19 1989-02-22 Nec Corp Memory ic testing circuit
EP0424612A3 (en) * 1989-08-30 1992-03-11 International Business Machines Corporation Apparatus and method for real time data error capture and compression for redundancy analysis of a memory
JP3215566B2 (ja) * 1994-01-31 2001-10-09 富士通株式会社 半導体記憶装置
JP2002269996A (ja) 2001-03-13 2002-09-20 Toshiba Corp 座標変換装置及び座標変換方法
JP2002305223A (ja) * 2001-04-05 2002-10-18 Toshiba Corp 半導体装置における座標変換システム、及び座標変換プログラム
JP2003036697A (ja) * 2001-07-25 2003-02-07 Mitsubishi Electric Corp 半導体メモリのテスト回路および半導体メモリデバイス

Also Published As

Publication number Publication date
JP4632732B2 (ja) 2011-02-16
CN1770318A (zh) 2006-05-10
JP2006092692A (ja) 2006-04-06
US7330379B2 (en) 2008-02-12
US20060067135A1 (en) 2006-03-30

Similar Documents

Publication Publication Date Title
US6104669A (en) Method and apparatus for generating memory addresses for testing memory devices
KR100327136B1 (ko) 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법
US7116584B2 (en) Multiple erase block tagging in a flash memory device
US4866676A (en) Testing arrangement for a DRAM with redundancy
CN101447233A (zh) 提高otp存储器可测性的系统和方法
US20090019325A1 (en) Memory device, supporting method for error correction thereof, supporting program thereof, memory card, circuit board and electronic apparatus
KR970072440A (ko) 반도체 기억 장치
CN113284544B (zh) 具有行修复机制的存储器装置及其操作方法
CN112466379A (zh) 存储器位映射关系确定方法、装置、处理器芯片及服务器
CN100595844C (zh) 半导体存储装置
US8423701B2 (en) Flash memory device with a low pin count (LPC) communication interface
CN100561597C (zh) 半导体存储器件和半导体存储器件的测试方法
JP2003122638A (ja) 半導体集積回路装置
US5784321A (en) Semiconductor memory device with redundant circuit
US7461306B2 (en) Output data compression scheme using tri-state
EP0757837B1 (en) A method and apparatus for testing a memory circuit with parallel block write operation
US20060023556A1 (en) Integrated semiconductor memory with redundant memory cells
US20110289293A1 (en) Semiconductor device
US6381708B1 (en) Method for decoding addresses for a defective memory array
EP1629506B1 (en) Test of ram address decoder for resistive open defects
US6370594B1 (en) Method for testing data pins of a parallel communication port
KR20080006711A (ko) 내장형 자체 테스트 회로를 구비한 반도체 메모리 장치
JP2000163990A (ja) 半導体記憶装置
JPH10172297A (ja) 半導体記憶装置及び半導体記憶装置の試験方法
EP1408513A1 (en) Carry decoder for a memory

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100324

Termination date: 20110927