CN100571118C

CN100571118C - 用于时钟同步的方法和装置

Info

Publication number: CN100571118C
Application number: CNB2006100826657A
Authority: CN
Inventors: A·埃马利-奈耶斯坦纳克; M·梅盖里; A·V·雷利亚科夫; S·V·雷洛夫; J·A·蒂尔诺; B·D·帕克
Original assignee: International Business Machines Corp
Current assignee: Core Usa Second LLC; GlobalFoundries Inc
Priority date: 2005-07-29
Filing date: 2006-05-24
Publication date: 2009-12-16
Anticipated expiration: 2026-05-24
Also published as: CN1905435A; TW200723816A; US20070025483A1; US7602869B2

Abstract

本发明披露了时钟同步和数据恢复技术。例如，同步时钟以便在恢复接收的数据中使用的技术包括以下步骤/操作。为第一采样周期将第一时钟(如数据时钟)设置到所述接收的数据中的给定单位间隔内的第一相位置。扫描第二时钟(如扫描时钟)的相对于所述第一相位置的其他相位置以便确定在所述接收的数据中从所述给定单位间隔到其他单位间隔的转换。根据在与所述第二时钟关联的相位置处的测量确定采样点。所述第二时钟被设置到与所述采样点对应的相位置以便可以在该采样点处恢复数据。此外，对于下一采样周期，所述第一时钟可以被用来扫描相对于与所述第一采样周期中的所述采样点对应的所述第二时钟的所述已设置相位置的相位置以便可以确定下一采样点。

Description

用于时钟同步的方法和装置

技术领域

本发明一般地涉及数据接收器体系结构，更具体地说，涉及实现改进的时钟同步和数据恢复技术的数据接收器体系结构。

背景技术

如今，高带宽的芯片到芯片互连(在此也被称作“链路”)是许多系统的关键部分。应当理解，术语“芯片”在此通常被用来指集成电路。高速输入/输出(I/O)被大量用在服务器处理器、存储器-中央处理单元(CPU)接口、多处理器系统以及游戏应用中。随着芯片上数据处理速度的增加，对更高数据速率和每个芯片更多数量的I/O引脚的要求也在增加。

但是，功耗限制、每个I/O的面积、通道带宽以及先进亚微米互补金属氧化物半导体(CMOS)技术的特性使得设计非常具有挑战性。降低功耗、具有技术友好的设计和监视通道的能力、测试和诊断链路中的问题是这些系统的最重要的要求。

具体地说，在接收器侧，数据恢复和同步非常重要，但可能消耗相当大的功率。例如，在源同步应用中，时钟信号与数据一起被从源(例如，第一芯片)发送到目的地(例如，第二芯片)。在此类应用中，时钟可以在接收器处被恢复，并且然后通过正确地调整将与数据同步的时钟的相位，可以恢复所述数据。

存在多种不同的用于此类应用的接收器体系结构。广泛使用的同步技术包括在每个位时间(bit time)多次采样输入波形，参见例如R.Farjad-Rad等人在1999年6月IEEE有关超大规模集成电路的讨论会上提出的“A 0.3-um CMOS 8-Gb/s 4-PAM Serial Link Transceiver”(A0.3-um CMOS 8-Gb/s 4-PAM串行链路收发器)。此类采样通常包括在位中间的一个采样和在边沿(转换在此发生)处的一个额外采样。边沿采样提供了用于作为延迟锁定环(DLL)或锁相环(PLL)的一部分进行相位恢复的相位信息以生成与入站数据同相位的时钟。一种设计PLL的方法是具有生成多相的本地DLL并且然后使用插值器来建立相位旋转器系统，参见例如S.Sidiropoulos等人在1997年11月IEEE固态电路期刊上发表的“A Semidigital Dual Delay-Locked Loop”(一种半数字双延迟锁定环)。

但是，现有解决方案存在许多缺陷。例如，由于与相位检测器关联的错误和过滤器电容器中的泄漏，DLL和PLL的模拟内容使得设计具有挑战性和不那么技术友好。此外，为了监视链路，需要额外的采样，这增加了功耗和面积。再者，采样相位之间的静态相位偏移减少了链路的定时裕量。

因此，需要改进的时钟同步和数据恢复技术。

发明内容

通过根据本发明的原理的改进的时钟同步和数据恢复技术，克服或减轻了以上讨论的和其他的缺陷与不足。

例如，在本发明的一个方面中，用于同步时钟以便在恢复接收的数据中使用的技术包括以下步骤/操作。为第一采样周期将第一时钟(例如，数据时钟)设置到所述接收的数据中的给定单位间隔内的第一相位置。扫描第二时钟(例如，扫描时钟)的相对于所述第一相位置的其他相位置以便确定在所述接收的数据中从所述给定单位间隔到其他单位间隔的转换。根据在与所述第二时钟关联的相位置处的测量来确定采样点。所述第二时钟被设置到与所述采样点对应的相位置以便可以在该采样点处恢复数据。

此外，对于下一采样周期，所述第一时钟可以被用来扫描相对于与所述第一采样周期中的所述采样点对应的所述第二时钟的所述已设置相位置的相位置以便可以确定下一采样点。所述周来扫描相位置的时钟可在约两个单位间隔上进行扫描。

有利地，本发明的示例性实施例规定了使用可以扫描两个位并且提供与转换边沿的位置有关的信息的时钟相位。然后，可以使用环路来确定最佳采样点位于何处。在每个扫描周期之后，扫描时钟相位可以被设置到此可能的最佳采样位置并开始所述数据的恢复。然后，所述被固定并且用来恢复所述数据的时钟相位可以变成新的扫描相位并为下一次更新开始信息收集。在这两个相位之间的功能的这种切换在此被称为往复(ping-pong)操作。

从以下将结合附图阅读的对本发明的示例性实施例的详细说明，本发明的这些和其他目标、特征以及优点将变得显而易见。

附图说明

图1是示出了其中可以实现本发明的技术的高级接收器体系结构的方块图；

图2A和2B是总体示出了根据本发明的一个实施例的时钟同步技术的定时图；

图3是进一步示出了根据本发明的一个实施例的时钟往复操作的定时图；

图4是示出了根据本发明的一个实施例的扫描/往复接收器的顶层方块图的图；

图5是示出了根据本发明的一个实施例的接收器实现的顶层示意图的图；

图6是示出了根据本发明的一个实施例的前端块的细节的图；

图7是示出了根据本发明的一个实施例的时钟选择块的更详细实现的图；

图8是示出了根据本发明的一个实施例的评估块和失配/匹配过滤器的细节的图；

图9A和9B是示出了根据本发明的一个实施例的可存储在寄存器中的数据的图；

图10A和10B是示出了用于过滤图9A中的原始数据以获得图9B的理想数据的相应实现的图；

图11是示出了在给定图10B的结果的情况下用于选择数据恢复的最佳采样点的过程的图。

具体实施方式

如将在此示例性地说明的，本发明的原理提供了一种在每个位使用两个采样以便实现时钟同步和数据恢复的接收器体系结构。但是，替代在数据位边沿/转换处具有固定的额外采样(如公知的和以上描述的(参见例如R.Farjad-Rad等人在1999年6月IEEE有关超大规模集成电路的讨论会上提出的“A 0.3-um CMOS 8-Gb/s 4-PAM Serial Link Transceiver”))，本发明的技术规定了使用可以扫描两个位并且提供与转换边沿的位置有关的信息的时钟相位。然后，完全数字环路找出最佳采样点位于何处。在每个扫描周期之后，扫描时钟相位被设置到此可能的最佳采样位置并开始数据恢复。然后，所述被固定并且用来恢复所述数据的时钟相位变成新的扫描相位并为下一次更新开始收集信息。在这两个相位之间的功能的这种切换在此被称为“往复”操作。

此类恢复和同步技术会产生许多优势。通过实例的方式，利用完全数字的设计，多相生成无需模拟DLL。也就是说，甚至对于时钟/数据恢复(CDR)应用，所述往复操作也允许使用两位单位间隔(UI)的数字控制的延迟线以及相缝合(stitching)。因此，使用此类技术，无需环路过滤器并且不会出现相检测器错误和过滤器电容器中的泄漏电流的问题。此外，扫描操作始终查找最佳采样点而不作出与在两个时钟之间存在的确切相位关系有关的假设。相反，所述数据和边沿采样时钟被假设在现有方法中具有良好定义的相位关系。再者，使用本发明的技术，在数据时钟和相位时钟之间没有静态相位偏移问题。另外，所述扫描操作有利地允许监视链路。此外，所述环路信息可以被用来动态地(on the fly)将延迟线精确地调整到两个UI。

应当理解，“单位间隔”或UI是与一个数据位关联的总时间，并且通常包括(在接收侧)一个开放眼(open eye)区域(或低误码率区域)加上一个数据位转换区域。

首先参考图1，图1示出了其中可以实现本发明的技术的高级接收器体系结构的方决图。

如图所示，“C2ext”和“数据”信号都从发射器侧通过通道发送给接收器。数据接收器块102和时钟接收器块104是优选地具有信号放大和均衡能力的模拟前端。使用数字控制的相位生成块106(通过某些实例的方式，其可以是可调整的延迟线或相位插值器)来调整接收的时钟(C2ext)的相位。使用调整后的时钟(C2)来重新定时并锁存所述接收的数据。

重要的是设置所述时钟相位以便最小化在此数据恢复(重新定时)阶段108的错误的概率。相位检测块110的任务是提供信息以便通过使用数据和时钟两者作为输入来校正所述时钟相位。本发明的技术是在所述相位检测块中实现。相位控制逻辑112处理来自相位生成块110的信息(即，相位信号和C_数字信号)以控制并调整入站时钟的相位(使用调整信号M)。此处一个重要的设计目标是尽可能地减少设计的模拟内容并使用数字块来实现此系统。

现在参考图2A和2B，数据眼定时图总体示出了根据本发明的一个实施例的时钟同步(相位调整)技术。

如图2A中所示，从数据位(D_i-1、D_i、D_i+1)的串行流的角度，本发明的时钟同步技术规定了每个位时间生成两个时钟相位。即，生成被称作数据时钟的Clk_D并采样D₁。生成被称作扫描时钟的Clk_s并采样S_i。对于当前扫描间隔，Clk_D是固定的而Clk_s被周来确定数据眼的分布。Clk_s因此在每个位间隔中创建额外采样，此额外采样的采样时间在扫描间隔期间缓慢地扫过所述眼。

虽然本发明的示例性实施例提到了接收的串行数据流，但是可以理解，可以通过并行端口来接收所述接收的数据。

可以理解，可以以许多方式来扫描所述眼。仅通过实例的方式，本发明的同步技术可以采用对焦内眼(focused inner eye)采样或“巡视”整个眼。通过数字扫描控制器(如以下将在图4中的有限状态机的上下文中详细描述的)可以对所述数据眼的扫描进行编程。如将在图2B中看到的，所述技术然后切换两个时钟的功能，即，在两个时钟之间“往复”。

如图2B中所示，所述扫描和往复操作以如下方式执行：

1.在启动时，将Clk_D近似设置在所述眼的中间。

2.扫描Clk_s以覆盖Clk_D的每侧上的一个转换边沿：

-向前移动Clk_s，仅当转换(D_i≠D_i+1)时将S_i(扫描)与D_i(数据)相比较

-向后移动Clk_s，仅当转换(D_i≠D_i-1)时将S_i与D_i相比较

3.采集、过滤并存储每个相位置的结果。

4.重建Clk_D周围的两个边沿位置。

5.将Clk_s调整到数据位内的最佳位置。

6.切换Clk_s和Clk_D的功能，即，往复操作

7.重复步骤2-6。

应当理解，在步骤2中，可能存在实际上不能完成此步骤的特定扫描间隔。但是，此情况在下一扫描间隔开始时被自动纠正。

现在参考图3，根据本发明的往复操作，选定的Clk_s在下一个采样时段变为Clk_D。应当理解，此类往复操作可以以用来确定最佳采样点位置的环路的更新速率来完成。因此，所述技术用于始终将时钟保持在最佳采样时间。根据所述技术实现了许多优点，例如：

(i)并未假设最佳采样时间在单位间隔的中间，而是假设最佳采样时间在无错区域(即，没有失配或无失配区域)的中间。应当理解，虽然使用了短语“无错”或“无失配”，但是所述范围或区域可以是低错范围或区域(即，基本上无失配)。在常规的边沿检测技术中，假设所述最佳采样时间恰好在位时间的中间(定义为离边沿采样一半位时间)，假设所述眼图是对称的。但是，在此技术中并未如此假设。

(ii)没有同相位(I)正交相位(Q)计时问题并且没有静态定时错误。另外，在传统的边沿检测技术中，主时钟和边沿时钟之间的相位差是良好定义的单位间隔数(例如，¹/₂UI)是很关键的。在所述扫描/往复方法中，由于为每个相位独立地执行扫描，所以独立地找到用于每个相位的最佳采样时间并且无需两者之间的精确匹配。

(iii)使用开环2UI延迟线解决了相缝合。传统的开环延迟线无法跟踪入站时钟与数据之间的较大时滞或频差。使用所述往复操作允许无限制的时滞校正并允许受环路带宽限制的特定频差。

现在参考图4，其中示出了根据本发明的一个实施例的扫描/往复接收器400的顶层方块图。在此我们假设具有半速率体系结构，意味着入站时钟和数据恢复时钟的频率是数据速率的一半。

校准的延迟线402在约2UI上提供了相同间距的时钟相位。在任意给定时刻，为数据路径分配两组锁存器(404、406)中的一组锁存器并且为扫描路径分配另一组锁存器。图4示出了使用时钟多路复用器(408、410)和插值器(412、414)来生成数据和扫描时钟的一种可能方法。所述多路复用器或复用器(408、410)选择由延迟线402生成的两个连续粗略相位并且插值器(412、414)生成精确/准确的相位(Clk_D、Clk_s)。在可替代方法中，可以使用时钟路径中的微调的可调整延迟元件来生成精确相位。

所述锁存器组(404、406)的输出被发送到下一级以选择哪条线是数据哪条线是扫描。在此级中还选择用于数据重新定时的正确时钟。根据块416来完成所述选择。结果数据(D)和扫描(S)被发送到评估异或块418，在此根据所述数据来评估所述扫描以确定所述扫描时钟是在眼内还是在转换/噪音区域中。为多个位(32位或更多)执行在所述扫描的每个相位阶跃处的测量以采集足够的统计数值。

每个相位阶跃的结果被存储在寄存器420中。由失配/匹配过滤器422(其是简单的有限状态机(FSM))来执行对这些结果的过滤。在此实例中，对于完整的最大扫描，假设64个相位阶跃。主FSM 424(在此称为“FSM，相位扫描计数器和相位调整逻辑”)通过控制所述相位复用器/插值器和系统中的其他复用器来管理扫描操作和数据相位的最终调整以及往复操作。此块还可以重置不同的级并确定用于校准延迟线的UI大小。

现在参考图5，图5是示出了根据本发明的一个实施例的接收器实现的顶层示意图的图。实现500包括用于两个时钟相位的延迟线(图4中的402)和插值器(图4中的412、414)、用于数据和扫描重新定时的前端(图4中的416的一部分)、用于相位恢复和FIFO(图4中的416的一部分)的评估块(图4中的418)。

现在参考图6，图6是示出了根据本发明的一个实施例的前端块600(图4中的416的一部分)的细节的图。这是一种半速率体系结构。因此，两组奇数和偶数时钟和锁存器被用于每个路径(一个路径用于数据，一个路径用于扫描)。两个时钟相位CA和CB被用来对每个路径中的锁存器计时。两个复用器被用来选择(在任意给定时刻)哪个路径是数据和哪个路径是扫描。所述复用器由数据选择信号切换。下面描述了此信号的生成。

此级中的挑战性问题是数据和扫描信号的对准。所述路径被重新定时到相同的时钟相位是重要的，以便可以使用所述数据来处理和评估扫描。由于扫描相位被与数据相位任意地比较并且具有最高+/-1UI的相位差，所以相位对准以及在从一个UI移至另一个UI时删除和添加位会产生值得关注的问题。我们找到了非常有效的具有最小硬件开销的对此问题的解决方案。

如图6中所示，所述数据和扫描信号在最后级处都被重新定时到CS2时钟域。CS2实际上是与选择用于接收所述数据的路径的时钟相同的时钟。此时钟由图6中名为时钟选择的块来选择。此块的细节在图7中示出并在下面进行说明。如上所述，CA和CB是半速率时钟，因此它们在示意图中被命名为CA2xC和CB2xC，表示时钟相位A和B的原码和补码(true andcomplement)。

为了能够使用选定数据时钟(CS2xCO)来捕获扫描信号(SweepSxD)，需要足够的定时裕量来避免锁存中的亚稳性和错误。在每个扫描周期开始时，两个时钟相位都对准所述眼的中间。然后，所述扫描相位每次递增一个阶梯。由于在扫描周期开始时，两个时钟相位A和B彼此非常接近(假设最小眼开度)，所以数据和扫描的信号值应相同。此外，当扫描时钟和数据时钟的极性被设置成相反时，可以使用CS2xC安全地捕获扫描(SweepSxD)的结果。

现在，假设开始扫描并向前或向后移动时钟。对于特定的眼开度，继续记录相等的数据和扫描值，但是当接近眼的边沿(转换区域)时，最终数据和扫描的值将不同。此刻，我们知道所述扫描时钟正穿过边沿移到下一个眼。当移到下一个眼后，应考虑根据所述数据流减少或添加一个位以保持两个流同步。通过只是在扫描时钟的原码和补码相位之间进行切换来实现此过程。我们将此操作称为“极性切换”。

总之，通过接收所述扫描和数据流之间的第一个失配，我们切换扫描路径的极性并因此保证具有足够的定时裕量来将所述扫描带到数据时间域，并且在移至下一个眼时添加/减少一个位。所述极性切换自动确保了到相应数据(下一个位或前一个位)的扫描信号被评估。当一个方向上的扫描完成时，所述扫描时钟被设置回等于数据时钟，极性被设置成与数据时钟相反，并且开始另一方向的扫描并重复相同的过程。通过插值器控制信号来完成所述时钟极性的切换。

现在参考图7，图7是示出了时钟选择块(图6)的更详细实现700的图。在所述往复操作之后，选择时钟相位A和B之一用于数据重新定时。如上所述，该时钟用于将数据和扫描流都带到同一时间域中。因此，选择所述数据时钟并在扫描周期完成之后更改所述数据时钟。为了从一个时钟切换到另一个时钟，我们确保图7中所示的时钟复用器的选择信号(SelectxQ)在两个时钟具有相同值时切换，以便避免所述时钟内的任何假信号。图7中示出的逻辑确保了所述选择只有在所述时钟的原码和补码都分别具有相同的值时才进行切换。

现在参考图8，图8是示出了根据本发明的一个实施例的评估块(图4中的418)的细节的图。根据所示实现800，将所述数据和扫描结果相比较以检查它们是匹配还是失配。所述实现还检查数据流中是否存在转换。没有发生转换的匹配信号不具有任何信息并且不予考虑。在此级中，还从半速率分解到四分之一速率以增加定时裕量。然后，有限状态机(FSM)检查失配和转换信号。

此处的一个目标是在每个相位置处等待以收集统计数值来声明是处于所述眼的中间还是处于转换区域。如果超过特定数量的位(32或64，例如)，则具有两个或更多个失配，我们声明最终失配(输出＝“0”)并继续到扫描的下一个相位阶跃。如果接收到至少一个转换并且没有失配，则声明匹配(输出＝“1”)并再次将扫描继续到下一个相位。但是，如果只接收到一个失配而没有转换，则停留在同一相位并重复所述测量。

现在参考图9A和9B，图9A和9B是示出了根据本发明的一个实施例的可存储在寄存器(图4中的420)中的数据的图。在每个相位阶跃，图8中示出的评估决的输出被存储在寄存器中。图9A示出了原始结果的一个实例。存在具有连续的1(匹配)的区域(对应于所述眼的中间)和具有混合的0和1的区域(对应于转换区域)。为了具有良好定义的开放眼和转换区域，将在所述转换区域中出现的“1”结果滤出并创建与图9B中示出的图案类似的图案。可以通过图4中的过滤器422来完成此类过滤。

为了执行此操作，定义了参数“k”，参数“k”示出了将区域声明为眼开度并基本上保持这些1完好所需的连续“1”的最小数量。但是，如果连续的1小于“k”，则强迫它们为如图9B中示出的0，其中k被选择为4。

现在参考图10A和10B，图10A和10B是示出了用于过滤图9A中的原始数据以获得图9B的理想数据的相应实现的图。如图所示，实现1000和1010只是通过“与”门和“或”门的阵列来完成此操作。图10A示出了对于固定的k的实现，而图10B示出了可编程过滤器实现，其中取决于信号和通道质量，k可以被设置为目标值(通过“ctrl”信号)。

现在参考图11，图11是示出了在给定图10B的结果的情况下用于选择数据恢复的最佳采样点的过程的图。这可以在FSM 424(图4)中进行。根据图11，显然，希望找到第一个“完整”无失配区域的中点，意味着在P1和Z2中间，其中P是在图案中具有0到1转换的位置，而Z是具有1到0转换的位置。注意，术语“完整”在此强调无失配区域被其两侧的两个转换区域所环抱。作为一个实例：111100000111111100001111。最初四个1并不被看作是完整的，因为在其之前没有任何0，因此随后的七个1的区域是第一个“完整”无失配区域。常规的优先级编码器电路可以被用来找到P1和Z2，并因此找到将在该处设置时钟的中点。与该相位对应的正确代码被发送到插值器(图4中的412、414)以创建正确的时钟相位。

应当理解，图1到11中示出的组件/步骤可以以各种形式的硬件、软件或它们的组合来实现，例如，一个或多个具有关联存储器的数字信号处理器、一个或多个专用集成电路、功能电路、一个或多个具有关联存储器的适当编程的通用数字计算机等。给予了此处提供的本发明的教导后，本领域的技术人员将能够构想本发明的元素的其他实现。

应当理解，在体和SOI(绝缘体上硅)技术两者中(其中建立诸如PLL和DLL之类的快速模拟组件非常具有挑战性)，本发明的接收器体系结构对于具有最小特征尺寸90纳米及以下以便获得极高数据速率(10吉比特/秒和更高)的先进CMOS技术尤其具有优势。

尽管参考附图在此描述了本发明的示例性实施例，但是应当理解，本发明并不限于这些精确的实施例，并且在不偏离本发明的精神和范围的情况下，本领域的技术人员可以做出各种其他更改和修改。

Claims

1.一种同步时钟以便在恢复接收的数据中使用的方法，所述方法包括以下步骤：

为第一采样周期将第一时钟设置到所述接收的数据中的给定单位间隔内的第一相位置；

扫描第二时钟的相对于所述第一相位置的其他相位置以便确定在所述接收的数据中从所述给定单位间隔到其他单位间隔的转换；

根据在与所述第二时钟关联的相位置处的测量来确定采样点；以及

将所述第二时钟设置到与所述采样点对应的相位置以便在该采样点处恢复数据。

2根据权利要求1的方法，还包括，对于下一采样周期，使用所述第一时钟相对于与所述第一采样周期中的所述采样点对应的所述第二时钟的所述已设置相位置来扫描相位置以便确定下一采样点的步骤。

3.根据权利要求1的方法，其中所述扫描第二时钟的其他相位置是在约两个单位间隔上进行的。

4.根据权利要求1的方法，还包括从与所述数据一起接收的时钟生成所述第一时钟和所述第二时钟的步骤。

5.根据权利要求4的方法，其中生成所述第一时钟和所述第二时钟中的每个时钟包括以下步骤：

通过延迟线在约两个单位间隔上生成同等间距的时钟相位；

通过多路复用器从所述同等间距的时钟相位选择两个连续的粗略相位；

通过插值器从所述两个选择的粗略相位生成精确相位以便在所述精确相位处生成所述时钟。

6.根据权利要求4的方法，其中生成所述第一时钟和所述第二时钟中的每个时钟包括使用时钟路径中的微调的可调整延迟元件来生成精确相位的步骤。

7.根据权利要求5的方法，还包括根据所述生成的时钟中的每个时钟来锁存所述接收的数据的步骤。

8.根据权利要求7的方法，还包括根据使用所述第一时钟在所述接收的数据中获得的采样数据来评估使用所述第二时钟在所述接收的数据中获得的采样数据以确定所述扫描第二时钟的相位置是在开放眼区域内还是在数据位转换区域处的步骤。

9.根据权利要求8的方法，其中所述单位间隔的边沿被确定为该处使用所述第一时钟在所述接收的数据中获得的所述采样数据不同于使用所述第二时钟在所述接收的数据中获得的所述采样数据的点。

10.根据权利要求9的方法，还包括当确定了所述给定单位间隔的所述边沿时切换所述第二时钟的极性的步骤。

11.根据权利要求10的方法，其中在半速率体系结构中，半速率原码时钟和半速率补码时钟被用于数据恢复，其中，所述半速率原码时钟和所述半速率补码时钟分别为所述第一时钟和所述第二时钟中的一个和另一个。

12.根据权利要求1的方法，其中所述确定所述采样点的步骤还包括根据在与所述第二时钟关联的所述相位置处的测量来确定基本无失配区域的中间位置。

13.一种在数据接收器中使用以便同步时钟以恢复接收的数据的装置，所述装置包括：

用于为第一采样周期将第一时钟设置到所述接收的数据中的给定单位间隔内的第一相位置的处理装置；

用于扫描第二时钟的相对于所述第一相位置的其他相位置以便确定在所述接收的数据中从所述给定单位间隔到其他单位间隔的转换的处理装置；

用于根据在与所述第二时钟关联的相位置处的测量来确定采样点的处理装置；以及

用于将所述第二时钟设置到与所述采样点对应的相位置以便在该采样点处恢复数据的处理装置。

14根据权利要求13的装置，还包括，对于下一采样周期，用于使用所述第一时钟相对于与所述第一采样周期中的所述采样点对应的所述第二时钟的所述已设置相位置来扫描相位置以便确定下一采样点的处理装置。

15.根据权利要求13的装置，其中所述扫描第二时钟的其他相位置是在约两个单位间隔上进行的。

16.根据权利要求13的装置，还包括用于从与所述数据一起接收的时钟生成所述第一时钟和所述第二时钟的处理装置。

17.根据权利要求13的装置，其中所述用于确定所述采样点的处理装置还包括用于根据在与所述第二时钟关联的所述相位置处的测量来确定基本无失配区域的中间位置的处理装置。

18.一种数据接收器，所述数据接收器包括：

用于为第一采样周期将第一时钟设置到由所述数据接收器接收的数据中的给定单位间隔内的第一相位置的电路；

用于扫描第二时钟的相对于所述第一相位置的其他相位置以便确定在所述接收的数据中从所述给定单位间隔到其他单位间隔的转换的电路；

用于根据在与所述第二时钟关联的相位置处的测量来确定采样点的电路；以及

用于将所述第二时钟设置到与所述采样点对应的相位置以便在该采样点处恢复数据的电路。

19.根据权利要求18的数据接收器，还包括，在下一采样周期中使用的，用于使用所述第一时钟相对于与所述第一采样周期中的所述采样点对应的所述第二时钟的所述已设置相位置来扫描相位置以便确定下一采样点的电路。

20.根据权利要求18的数据接收器，其中所述用于确定所述采样点的电路还包括用于根据在与所述第二时钟关联的所述相位置处的测量来确定基本无失配区域的中间位置的电路。