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CN100570749C - 快闪存储器的存储单元逻辑状态判断方法 - Google Patents

快闪存储器的存储单元逻辑状态判断方法 Download PDF

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CN100570749C CNB2007101098543A CN200710109854A CN100570749C CN 100570749 C CN100570749 C CN 100570749C CN B2007101098543 A CNB2007101098543 A CN B2007101098543A CN 200710109854 A CN200710109854 A CN 200710109854A CN 100570749 C CN100570749 C CN 100570749C
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Abstract

一种快闪存储器的存储单元逻辑状态判断方法，快闪存储器具有多条字符线及多条位线。此方法包括，首先，施加一第一电压于存储单元以得到一单元电流，其中，第一电压随着存储单元的感测寄生电阻而变化。接着，施加一第二电压于相对应于存储单元的一参考单元以得到一参考电流。之后，比较单元电流以及参考电流以决定存储单元的逻辑状态。

Description

快闪存储器的存储单元逻辑状态判断方法
技术领域
本发明有关一种快闪存储器的存储单元逻辑状态判断方法，且特别是有关一种节省存储器操作区间的快闪存储器的存储单元逻辑状态判断方法。
背景技术
非挥发性存储器的技术使用于现今的多种应用中，而快闪存储器(Flash Memory)为其中之一。快闪存储器可用以读取及写入数据，而且储存于其中的数据不需要依靠电源来维持，因此适用于各种数据储存的用途。
请参照图1，其是传统快闪存储器的示意图。快闪存储器100包括多个存储单元(Memory Cell)M，这些存储单元M是以阵列形式排列。每一个存储单元M是由相对应的字符线WL而致能。在对快闪存储器100进行读取(read)、编程(program)或抹除(erase)的动作时，依据所要操作的存储单元M而致能相对应的位线BL及字符线WL。位线BL是通过选择开关而决定是否电性连接至感测放大器单元102或接地，选择开关未于图中显示。
快闪存储器100于写入数据后，也就是编程后，需要进行验证(verify)程序来保证数据写入的正确性，也就是确认存储单元M的临界电压是否在编程验证电压之上。若存储单元M于编程后欲进行验证程序，则于相对应的字符线WL施加一验证栅极电压，于存储单元M的漏极施加一漏极电压。快闪存储器100的多个存储单元中有参考单元(未标示于图)，是输出参考电流。
感测放大器102是检测存储单元M的单元电流以确认存储单元M是否编程成功。若感测放大器单元102所检测到的单元电流小于参考电流，则表示存储单元M的临界电压是大于参考单元的临界电压，因此编程成功。于此，将参考单元的临界电压定义为编程后验证电压PV。
上述的多个存储单元M的临界电压是指存储单元M本身于制程后的临界电压，于此，将其定义为制程临界电压P_VT。而感测放大器120通过位线BL所感测到的临界电压，则定义为感测临界电压S_VT。于快闪存储器100中，是举字符线WL1及字符线WLm为例，但不限于此。字符线WL1所相对应的多个存储单元M与字符线WLm所相对应的多个存储单元M具有相同的制程临界电压P_VT。然而，由于多条位线BL是均由金属及埋入式扩散区(Buried Diffusion)所形成，故感测放大器单元102用以感测字符线WL1所相对应的多个存储单元M的电流感测路径相对地具有较高的感测寄生电阻，而用以感测字符线WLm所相对应的多个存储单元M的电流感测路径相对地有较低的感测寄生电阻。感测寄生电阻所产生的影响是定义为阵列电阻效应(Array Resistance Effect，ARE)。
请参照图2，其是传统快闪存储器的部分结构图。于快闪存储器100中，多个存储单元M是被分成n个群组，n为正整数。每一个群组的存储单元M是分别通过相对应的群组选择开关111～11m而电性连接至感测放大器单元102。其中，感测放大器单元102用以感测存储单元B的电流感测路径较长，故具有较高的感测寄生电阻Rmbl，而用以感测存储单元A的电流感测路径较短，故具有较低的感测寄生电阻。
请参照图3，其是存储单元于传统编程验证程序后的临界电压分布图。假设相对应于字符线WLm的多个存储单元M的制程临界电压的分布是相同于相对应于字符线WL1的多个存储单元M的制程临界电压的分布。其中，302为于编程前，感测放大器单元102感测字符线WLm所相对应的多个存储单元M的感测临界电压分布及其制程临界电压分布；304为于编程前，感测放大器单元102感测字符线WL1所相对应的多个存储单元M的感测临界电压分布。由于感测寄生电阻的关系，亦即阵列电阻效应，受影响较大的感测临界电压分布304会较感测临界电压分布302往右偏移，而由感测放大器单元102所感测的306则为感测临界电压分布202及感测临界电压分布304合成后的感测临界电压分布。其中，由于受到的感测寄生电阻的影响最小，感测临界电压分布302可视为略宽于初始的制程临界电压分布P_VT。
于编程后的验证过程中，感测放大器单元102感测字符线WL1及字符线WLm所相对应的多个存储单元M的感测临界电压分布为308，均高于编程后验证电压PV。从感测临界电压分布308可以推得，字符线WLm所相对应的多个存储单元M于编程后的感测临界电压分布为310，字符线WL1所相对应的多个存储单元M于编程后的感测临界电压分布为312。
其中，感测临界电压分布306的上限值与感测临界电压分布308的下限值的差为存储器操作区间(memory operating window)S1，为快闪存储器100实际上用以操作的区间。于编程的过程中，提供给字符线WL1所相对应的多个存储单元M的操作区间为感测临界电压分布304的上限值与感测临界电压分布308的下限值的差，即存储器操作区间S1。第一制程临界电压差D1为制程临界电压分布302的上限值与制程临界电压分布312的下限值之差。实际上，第一临界电压差D1是相等于存储器操作区间S1，所以于编程临界电压差时不会产生浪费。故感测放大器单元102所感测的临界电压虽然有所偏移，但不影响实际上编程的操作。
然而，字符线WLm所相对应的多个存储单元M其实质上用以编程的操作区间为感测临界电压分布302的上限值与感测临界电压分布310的下限值的差，即第二制程临界电压差D2。第二制程临界电压差D2是大于存储器操作区间S1，亦即提供给字符线WLm所相对应的多个存储单元M的操作区间大于存储器操作区间S1，浪费了(D2-S1)的操作区间。如此一来，会导致字符线WLm所相对应的多个存储单元M具有较大的编程充电(program charge)，且降低快闪存储器100的编程均匀度。
此外，快闪存储器100于抹除数据后，亦需要进行验证程序来确保数据被抹除，也就是确认存储单元M的临界电压是否在抹除验证电压之下。快闪存储器100于读取数据后亦需要进行验证程序。同理，提供给字符线WLm所相对应的多个存储单元M的操作区间大于存储器操作区间，导致字符线WLn所相对应的多个存储单元M具有较大的充电，且降低快闪存储器100的均匀度。
发明内容
有鉴于此，本发明的目的就是提供一种快闪存储器的存储单元逻辑状态判断方法，是采用不同的读取后验证电压、编程后验证电压及抹除后验证电压，使得快闪存储器的存储器操作区间与存储单元于验证后的临界电压差相同，进而节省存储器操作区间，提高快闪存储器均匀度。
根据本发明的第一方面，提出一种快闪存储器的存储单元逻辑状态判断方法，快闪存储器具有多条字符线及多条位线。此方法包括，首先，施加一第一电压于存储单元的漏极端或源极端以得到一单元电流，其中，第一电压随着存储单元的感测寄生电阻而变化。接着，施加一第二电压于相对应于存储单元的一参考单元以得到一参考电流。之后，比较单元电流以及参考电流以决定存储单元的逻辑状态。
根据本发明的第二方面，提出一种快闪存储器的存储单元逻辑状态判断方法，快闪存储器具有多条字符线及多条位线。此方法包括，首先，施加一第一电压于存储单元以得到一单元电流。接着，施加一第二电压于相对应于存储单元的一参考单元以得到一参考电流，其中，第二电压随着存储单元的感测寄生电阻而变化。之后，比较单元电流以及参考电流以决定存储单元的逻辑状态。
根据本发明的第三方面，提出一种快闪存储器的存储单元逻辑状态判断方法，快闪存储器具有多条字符线及多条位线。此方法包括，首先，施加一第一电压于存储单元以得到一单元电流。接着，施加一第二电压于相对应于存储单元的一参考单元以得到一参考电流。之后，当单元电流达到一预定数值时，比较单元电流以及参考电流以决定存储单元的逻辑状态。其中，单元电流达到预定数值的时间随着存储单元的感测寄生电阻而变化。
附图说明
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图进行详细说明，其中：
图1是传统快闪存储器的示意图。
图2是传统快闪存储器的部分结构图。
图3是存储单元于传统编程验证程序后的临界电压分布图。
图4是依照本发明较佳实施例的快闪存储器的编程验证方法的流程图。
图5是依照本发明较佳实施例的快闪存储器的编程验证方法的临界电压分布图。
图6是依照本发明较佳实施例的快闪存储器的编程验证方法的另一例的流程图。
图7是依照本发明较佳实施例的多电平存储单元快闪存储器的编程验证方法的临界电压分布图。
图8是依照本发明较佳实施例的快闪存储器的抹除验证方法的临界电压分布图。
图9是依照本发明较佳实施例的快闪存储器的另一例的临界电压分布图。
图10是依照本发明较佳实施例的存储单元的逻辑状态图。
具体实施方式
本发明是提供一种快闪存储器的存储单元逻辑状态判断方法，是依据存储单元所相对应的感测寄生的电阻不同，而采用不同的读取后验证电压、编程后验证电压及抹除后验证电压，使得快闪存储器的存储器操作区间与存储单元于验证后的临界电压差相同。
本发明较佳实施例的快闪存储器请参照图1的快闪存储器100。快闪存储器100为虚拟接地(virtual ground)形式的阵列，且快闪存储器100为一单电平存储单元(Single Level Cell，SLC)存储器或一多电平存储单元(Multi Level Cell，MLC)存储器。感测放大器单元102实际上由多个感测放大器所组成。存储单元M会被分成多个群组，其中，属于同一群组的存储单元M具有一预定范围内的感测寄生电阻。
请参照图4，其是依照本发明较佳实施例的快闪存储器的编程验证(programverify)方法的流程图。此实施例的方法，是应用于如图1中的快闪存储器100，且多个存储单元M之一为一参考单元(Reference Cell)。首先，于步骤402中，依据字符线WL1～WLm的地址将多个存储单元M分成n个群组，n为正整数。例如，将存储单元M分成2个群组，其中，WL1～WL(m/2)相对应的存储单元M为第1群组，WL(1+m/2)～WLm相对应的存储单元M为第2群组，然而并不限制于仅分成2个群组。其中，属于同一群组的存储单元具有一预定范围内的感测寄生电阻。
然后，于步骤404中，选择多个存储单元M之一，并对此存储单元M进行编程的动作。接着，于步骤406中，依据此存储单元M相对应的字符线的地址，判断存储单元M所属的群组。之后，于步骤408中，依据存储单元M对应的字符线的地址，亦即存储单元M所属的群组，调整参考单元相对应的字符线的电压，进而调整参考单元所输出的参考电流的大小。
然后，于步骤410中，致能且施加一验证栅极电压于存储单元M所相对应的字符线，致能且施加一漏极电压于存储单元M所相对应的位线。其中，栅极验证电压是随着存储单元的感测寄生电阻而变化。再来，于步骤412中，感测位线上的单元电流，此单元电流是达到一预定数值。之后，于步骤414中，比较单元电流与参考电流的大小以判断存储单元M是否编程成功。然后，于步骤416中，当单元电流小于参考电流时，存储单元M编程成功。上述的单元电流为存储单元M的漏极电流或是源极电流。
上述的快闪存储器的编程验证方法中，步骤408实质上是用以调整快闪存储器的编程后验证电压PV的大小。当存储单元M的感测寄生电阻较小时，参考单元所输出的参考电流被调整变大。如此一来，存储单元M的单元电流将变得较容易比参考电流小，意即存储单元M于进行编程验证时的编程后验证电压PV较小，称之为第一编程后验证电压PV1。反之，若存储单元M的感测寄生电阻较大时，其编程后验证电压PV较大，称的为第二编程后验证电压PV2。
请参照图5，其是依照本发明较佳实施例的快闪存储器的编程验证方法的临界电压分布图。于图5中，是以快闪存储器100为单电平存储单元存储器为例做说明，且将多个存储单元M分成2个群组，然而并不限制于此。501为快闪存储器100中的多个存储单元M的制程临界电压分布。502为感测寄生电阻较小的群组的感测临界电压分布，503为感测寄生电阻较大的群组的感测临界电压分布，其中，感测临界电压分布502几乎相等于制程临界电压分布501，而感测临界电压分布503则较感测临界电压分布502往右偏移。
若存储单元M属于感测寄生电阻较小的群组，则于进行编程验证时，采用第一编程后验证电压PV1。如图5所示，504为存储单元M于编程后的感测临界电压分布。其中，第一存储器操作区间S1恰等于实际上的临界电压差D0。
若存储单元M属于感测寄生电阻较大的群组，则于进行编程验证时，采用第二编程后验证电压PV2。如图5所示，507为存储单元M于编程后的感测临界电压分布，而509为存储单元M于编程后实际上的制程临界电压分布。其中，感测临界电压分布507虽然有所偏移，但感测临界电压分布507与感测临界电压分布503之差，亦即第二存储器操作区间S2因为具有同样的偏移量，故实际上亦会等于临界电压差D0，不影响实际上编程的操作。
本发明亦可以采用另一个方法来调整快闪存储器的编程后验证电压PV的大小。请参照图6，其是依照本发明较佳实施例的快闪存储器的编程验证方法的另一例的流程图。此方法是应用于如图1中的快闪存储器100，且多个存储单元M的中有n个参考单元，n为正整数。首先，于步骤602中，依据字符线WL1～WLm的地址将多个存储单元M分成n个群组，其中，第x个参考单元是相对应于第x群组，且输出一第x参考电流，x为小于或等于n的正整数。第x参考电流的大小是随着第x群组所具有的感测寄生电阻的减少而增加，即第x参考电流的大小是相反于存储单元的感测寄生电阻的变化。
然后，于步骤604中，选择多个存储单元M之一，并对此存储单元M进行编程的动作。接着，于步骤606中，依据此存储单元M相对应的字符线的地址，判断存储单元M所属的群组，例如为判断存储单元M是属于第x群组。然后，于步骤608中，致能且施加一验证栅极电压于存储单元M所相对应的字符线，致能且施加一漏极电压于存储单元M所相对应的位线。
接着，于步骤610中，感测位线上的单元电流，单元电流可为存储单元M的漏极电流或是源极电流。因为存储单元M被判断出是属于第x群组，于是，于步骤612中，比较单元电流与第x参考电流的大小以判断存储单元M是否编程成功。然后，于步骤614中，当单元电流小于第x参考电流时，存储单元M编程成功。此外，应用上述编程验证方法的快闪存储器的临界电压分布是同图5所示，故不重述。
本发明上述的快闪存储器的编程验证方法，除了应用于为单电平存储单元存储器的快闪存储器之外，亦可应用于多电平存储单元存储器的快闪存储器。于多电平存储单元存储器的快闪存储器中，感测寄生电阻所产生的影响只存在于较低的2级。接下来以临界电压分布图做说明，请参照图7，其是依照本发明较佳实施例的多电平存储单元快闪存储器的编程验证方法的临界电压分布图。701、704、707及710为感测寄生电阻较小的群组的感测临界电压分布，702、705、708及711为感测寄生电阻较大的群组的感测临界电压分布，703、706、709及712则合成的感测临界电压分布。由于采用第一编程后验证电压PV1及第二编程后验证电压PV2，故存储器操作区间会恰等于实际上的临界电压差，故不会影响实际上编程的操作。
同理，快闪存储器的抹除验证方法亦可以采用相同的方法，亦即依据感测寄生电组的不同，使用不同的抹除后验证电压。本发明上述的图4及图6所表达的流程图亦可应用于快闪存储器的抹除验证方法，不同处在于步骤416中，当单元电流大于参考电流，则存储单元M抹除成功，以及于步骤614中，当单元电流大于第x参考电流，则存储单元抹除成功。
请参照图8，其是依照本发明较佳实施例的快闪存储器的抹除验证方法的临界电压分布图。于图8中，是以快闪存储器100为单电平存储单元存储器为例做说明，且将多个存储单元M分成2个群组，然并不限制于此。801为快闪存储器100中的多个存储单元M于传统编程过程后的感测临界电压分布。802为感测寄生电阻较小的群组的制程临界电压分布，803为感测寄生电阻较大的群组的感测临界电压分布，其中，制程临界电压分布802几乎相等于感测临界电压分布801，而感测临界电压分布803则较制程临界电压分布802往左偏移。
若存储单元M属于感测寄生电阻较小的群组，则于进行抹除验证时，采用第一抹除后验证电压EV1。如图8所示，804为存储单元M于抹除后的感测临界电压分布。其中，第一存储器操作区间S1恰等于实际上的临界电压差D0。
若存储单元M属于感测寄生电阻较大的群组，则于进行抹除验证时，采用第二抹除后验证电压EV2。如图8所示，805为存储单元M于抹除后的感测临界电压分布，而806为存储单元M于抹除后实际上的制程临界电压分布。其中，感测临界电压分布805虽然有所偏移，但感测临界电压分布805与感测临界电压分布801的差S2，亦即第二存储器操作区间S2因为具有同样的偏移量，故实际上亦会等于临界电压差D0，不影响实际上抹除的操作。
上述的快闪存储器的编程验证方法及抹除验证方法亦可同时应用于快闪存储器上，使得快闪存储器具有相同的存储器操作区间及临界电压差。请参照图9，其是依照本发明较佳实施例的快闪存储器的另一例的临界电压分布图。感测临界电压分布901与感测临界电压分布904间的第一存储器操作区间S1是相等于感测临界电压分布902与感测临界电压分布905间的第二存储器操作区间S2，而不会有所偏差。
上述的快闪存储器的编程/抹除验证方法，实质上是依据存储单元所相对应的感测寄生的电阻不同而调整参考单元所输出的参考电流或存储单元所输出的单元电流，以判断存储单元的逻辑状态。此外，亦可以通过调整感测单元电流的时间长短来判断存储单元的逻辑状态。请参照图10，其是依照本发明较佳实施例的存储单元的逻辑状态图。于图10中，曲线1001为具有单元电流I1的存储单元M的临界电压对感测时间的曲线，曲线1002为具有单元电流I2的存储单元M的临界电压对感测时间的曲线。Vref为参考临界电压，当存储单元M的临界电压大于参考临界电压Vref，则存储单元M所储存的数据为“0”，当存储单元M的临界电压小于参考临界电压Vref，则存储单元M所储存的数据为“1”。SC1及SC2为感测时间曲线，当SC1及SC2的电压电平由高位转为低位时，即代表感测时间结束，开始抓取存储单元M所储存的数据。
于图10中，曲线1001相对应于感测时间曲线SC1的临界电压是小于参考临界电压Vref，故曲线1001相对应的存储单元M是储存“1”。曲线1002相对应于感测时间曲线SC1的临界电压是大于参考临界电压Vref，故曲线1002相对应的存储单元M是储存“0”。若调整感测时间曲线SC1为感测时间曲线SC2，则曲线1001相对应于感测时间曲线SC2的临界电压是小于参考临界电压Vref，故曲线1001相对应的存储单元M是储存“1”。曲线1002相对应于感测时间曲线SC2的临界电压是小于参考临界电压Vref，故曲线1002相对应的存储单元M是储存“1”。因此，可以通过调整感测时间的长短来判断存储单元M的逻辑状态。
本发明上述实施例所揭示的快闪存储器及其存储单元逻辑状态判断方法，是依据存储单元所相对应的感测寄生的电阻不同，而采用不同的编程后验证电压及抹除后验证电压，使得快闪存储器的存储器操作区间与存储单元于验证后的临界电压差相同，因而不影响实际上的操作，而得以判断存储单元的逻辑状态。同时，亦提高了于验程后及抹除后的快闪存储器的均匀度。
综上所述，虽然本发明已以一较佳实施例揭示如上，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种等同的更动与润饰。因此，本发明的保护范围当视后附的本申请权利要求范围所界定的为准。

Claims (6)

1.一种快闪存储器的存储单元逻辑状态判断方法，该快闪存储器具有多条字符线及多条位线，该方法包括：
施加一第一电压于该存储单元的漏极端或源极端以得到一单元电流，其中，该第一电压随着该存储单元的感测寄生电阻而变化；
施加一第二电压于相对应于该存储单元的一参考单元以得到一参考电流；以及
比较该单元电流以及该参考电流以决定该存储单元的逻辑状态。
2.一种快闪存储器的存储单元逻辑状态判断方法，该快闪存储器具有多条字符线及多条位线，该方法包括：
施加一第一电压于该存储单元以得到一单元电流；
施加一第二电压于相对应于该存储单元的一参考单元以得到一参考电流，其中，该第二电压随着该存储单元的感测寄生电阻而变化；以及
比较该单元电流以及该参考电流以决定该存储单元的逻辑状态。
3.根据权利要求2所述的快闪存储器的存储单元逻辑状态判断方法，其特征在于施加该第二电压于该参考单元的字符线以得到该参考电流。
4.根据权利要求2所述的快闪存储器的存储单元逻辑状态判断方法，其特征在于施加该第二电压于该参考单元的漏极端以得到该参考电流。
5.根据权利要求2所述的快闪存储器的存储单元逻辑状态判断方法，其特征在于施加该第二电压于该参考单元的源极端以得到该参考电流。
6.一种快闪存储器的存储单元逻辑状态判断方法，该快闪存储器具有多条字符线及多条位线，该方法包括：
施加一第一电压于该存储单元以得到一单元电流；
施加一第二电压于相对应于该存储单元的一参考单元以得到一参考电流；以及
当该单元电流达到一预定数值时，比较该单元电流以及该参考电流以决定该存储单元的逻辑状态；
其中，该单元电流达到该预定数值的时间随着该存储单元的感测寄生电阻而变化。
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