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CN100568530C - 半导体器件 - Google Patents

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CN100568530C
CN100568530C CNB2006800031427A CN200680003142A CN100568530C CN 100568530 C CN100568530 C CN 100568530C CN B2006800031427 A CNB2006800031427 A CN B2006800031427A CN 200680003142 A CN200680003142 A CN 200680003142A CN 100568530 C CN100568530 C CN 100568530C
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CN
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gate
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semiconductor device
layer
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Abstract

半导体器件(10)包括在p-型氮化镓(GaN)制成的下半导体层(26)和n-型氮化铝镓(AlGaN)制成的上半导体层(28)之间的异质结，其中所述上半导体层(28)具有的带隙比所述下半导体层(26)的带隙大。所述半导体器件(10)进一步包括在所述上半导体层(28)的顶面的部分上形成的漏极(32)，在所述上半导体层(28)的顶面的不同部分上形成的源极(34)，和与所述下半导体层(26)电连接的栅极(36)。所述半导体器件(10)可工作为常闭。

Description

半导体器件
技术领域
本发明涉及一种常闭(normally-off)异质结半导体器件。
背景技术
本申请要求享有2005年1月28日提交的日本专利申请2005-022098的优先权，在此以参见的方式引入其内容。
现存在设置有异质结的异质结半导体器件，在其中具有大带隙的半导体层附着到具有小带隙半导体层。为了传输电子，此种类型的异质结半导体器件使用生长在异质结界面上的二维电子气体层。通过利用二维电子气体层，异质结半导体器件能实现高速工作。在各种异质结半导体器件中，包括III-V半导体(III-V semiconductors)层的异质结半导体器件的生长特别活跃。由于III-V半导体具有大的电介质击穿场和饱和电子的高度运动，所以III-V半导体器件预期能具有高耐压并能控制大电流。公开号为2003-59946、2001-358075、2004-31879和1999-261053的日本公开专利申请公开一种异质结半导体器件。
图13示出了现有技术的异质结半导体器件200的主要部分的横截面图。
异质结半导体器件200包括蓝宝石(Al2O3)制成的基板222、氮化铝(AlN)制成的缓冲层224、氮化镓(GaN)制成的下半导体层226、和氮化铝镓(AlGaN)制成的上半导体层228。上半导体层228包含铝。上半导体层228的带隙大于下半导体层226的带隙。上半导体层228的厚度由T1表示。厚度T1小于或等于几百纳米，这远薄于其它层。上半导体层228向在下半导体层226和上半导体层228之间形成的二维电子气体层提供电子。漏极232、源极234和栅极236形成在上半导体层228的顶面，其中栅极236设置在漏极232和源极234之间。例如，为了耐受高于1kV的电压，栅极236和漏极232之间的距离W1设置为大于或等于大约5μm。为了控制栅极236和源极234之间的漏电电流，栅极236和源极234之间的距离W2设置为大于或等于大约2μm。取决于异质结半导体器件200所需的某些特性，距离W1和距离W2可以与上述值不同。
为了使异质结半导体器件200工作为常闭，已知的方法是使下半导体层226为p型层。在没有门通(gate-on)电压施加到栅极236的情况下，如果下半导体层226的导电型是p-型，那么在下半导体层226和上半导体层228之间的异质结的导带的能级在费米能级以上。因此，在没有门通电压施加到栅极236的情况下，下半导体层226和上半导体层228之间的异质结处不产生二维电子气体层。在下半导体层226是p-型的情况下，异质结半导体器件200可以工作为常闭。
此外，为了使异质结半导体器件200工作为常闭，已知的方法是使上半导体层228的厚度T1相当薄。具体地，使上半导体层228的厚度T1大约为10nm或更小。在没有门通电压施加到栅极236的情况下，如果使上半导体层228的厚度T1薄，那么在下半导体层226和上半导体层228之间的异质结处不产生二维电子气体层。当上半导体层228的厚度T1薄时，异质结半导体器件200可以工作为常闭。
为了工作为常闭，除了上述方法，还存在其它方法。然而，对于此种类型地异质结半导体器件200，即使使用其它方法，仍必须设置上半导体层228，以向二维电子气体层提供电子。通常地，使上半导体层228的厚度T1为纳米厚。另一方面，栅极236和漏极232之间的距离W1、以及栅极236和源极234之间的距离W2形成为在几微米到几百微米内。当门通电压施加到栅极236时，二维电子气体层能在栅极236所在的区域产生。然而，在栅极236和漏极232之间，以及在栅极236和源极234之间可能不产生二维电子气体层。当出现此情况时，二维电子气体层不在漏极232和源极234之间延伸。在此情况下，即使施加门通电压到栅极236，异质结半导体器件200也不会接通。
很难设计这样一种异质结半导体器件200：即，其具有大的距离W1和W2用以获得高的耐压，并且通过将电压施加到栅极236而接通。
本发明的目的是提供一种用门通电压稳定接通并且具有高耐压的异质结半导体器件。
发明内容
本发明的半导体器件包括包含第一类型的半导体材料的下半导体层，和包含第二类型的半导体材料的上半导体层。所述上半导体层附着到所述下半导体层的顶面。所述第二类型的半导体材料具有的带隙比所述第一类型的半导体材料的带隙大。所述半导体器件进一步包括在所述上半导体层的顶面的部分上形成的第一电极，在所述上半导体层的顶面的不同部分上形成的第二电极，和与所述下半导体层电连接的栅极。
本发明的栅极与所述下半导体层电连接。结果，所述下半导体层的电势能依照所述栅极的电势而变化。施加到所述栅极的门通电压能作用所述下半导体层的大部分。因此，当门通电压施加到栅极时，能产生二维电子气体层，以覆盖在所述下半导体层和所述上半导体层之间的整个异质结。所述二维电子气体层穿越从所述第一电极下面的区域向所述第二电极下面的区域伸展的区域而产生。根据本发明，所述异质结半导体器件能稳定接通并工作为常闭。
优选地，所述第一和第二类型的半导体材料包括III-V半导体。
与其它半导体材料相比，III-V半导体具有大的电介质击穿场和饱和电子的高度运动。因此，包括III-V半导体的半导体器件能耐高压和控制特别大的电流。包括III-V半导体的半导体器件也能有效用于本发明。
优选地，所述第一和第二类型的半导体材料包括AlXGaYIn1-X-YN(0≤X≤1，0≤Y≤1，0≤1-X-Y≤1)。此外，优选地，所述第一类型的半导体材料的X比所述第二类型的半导体材料的X小，和/或所述第一类型的半导体材料的(1-X-Y)比所述第二类型的半导体材料的(1-X-Y)大。
如果所述材料包含大量铝，AlXGaYIn1-X-YN的半导体材料将具有大的带隙。另一方面，如果所述材料包含大量铟，AlXGaYIn1-X-YN的半导体材料将具有小的带隙。因此，取决于铝和铟的相对比例，AlXGaYIn1-X-YN的半导体材料的带隙的宽度不同。利用这种现象，能控制所述上半导体层和所述下半导体层之间的带隙宽度的关系。
优选地，所述下半导体层的导电型是p-型，所述上半导体层的导电型是n-型。
使用上述导电型构造，在没有门通电压施加到栅极的情况下，形成耗尽层，并覆盖包括在所述下半导体层和所述上半导体层之间的异质结的区域。在没有门通电压施加到栅极的情况下，所述耗尽层能够在所述下半导体层和所述上半导体层之间的异质结的导带的费米能级以上的能级运动。包括上述导电型构造的半导体器件能工作为常闭。
优选地，所述下半导体层的顶面的一部分不被所述上半导体层覆盖，并且栅极形成在所述未覆盖区域上。
能获得包括第一电极、第二电极和设置在所述半导体器件的一个表面上的栅极的横向(horizontal)异质结半导体器件。
优选地，栅极沿着平行于所述第一电极和所述第二电极分离的方向延伸。
根据上述实施例，到所述栅极的门电压能均匀地作用于所述第一电极和所述第二电极之间的异质结的区域。本实施例的半导体器件能通过施加门电压到栅极来稳定地接通。
本发明的半导体器件能通过门电压稳定地接通，并工作为常闭。
附图说明
图1为根据本发明的实施例的异质结半导体器件的横截面图；
图2(a)和图2(b)为根据本发明的实施例的异质结半导体器件的平面图；
图3(a)和图3(b)为关闭状态的能带图；
图4(a)和图4(b)为接通状态的能带图；
图5为在阶段(1)的制造根据本发明的实施例的异质结半导体器件的工艺；
图6为在阶段(2)的制造根据本发明的实施例的异质结半导体器件的工艺；
图7为在阶段(3)的制造根据本发明的实施例的异质结半导体器件的工艺；
图8为在阶段(4)的制造根据本发明的实施例的异质结半导体器件的工艺；
图9为在阶段(5)的制造根据本发明的实施例的异质结半导体器件的工艺；
图10为在阶段(6)的制造根据本发明的实施例的异质结半导体器件的工艺；
图11为在阶段(7)的制造根据本发明的实施例的异质结半导体器件的工艺；
图12为根据本发明的另一实施例的异质结半导体器件的横截面图；
图13为现有技术的异质结半导体器件的横截面图。
具体实施方式
图1为包括异质结的半导体器件10的主要部分的简化的横截面图。图2(a)为半导体器件10的相同部分的简化的平面图。图2(a)沿I-I线的横截面图对应于图1的横截面图。
半导体器件10包括蓝宝石(Al2O3)制成的基板22。基板22的平面形状是矩形。氮化铝(AlN)制成的缓冲层24形成在基板22的顶面上。p-型氮化镓(GaN)制成的下半导体层26形成在缓冲层24的顶面上。n-型氮化铝镓(AlGaN)制成的上半导体层28形成在下半导体层26的顶面的部分上。上半导体层28没有形成在下半导体层26的整个顶面上。上半导体层28的平面形状是矩形。上半导体层28包含铝(Al)，但下半导体层26不包含铝(Al)。因此，上半导体层28的带隙比下半导体层26的带隙大。因此，下半导体层26和上半导体层28形成异质结。
如图2(a)中所示，矩形形状的漏极32形成在上半导体层28的顶面的部分上。所述漏极32的长度方向沿着平行于上半导体层28的一侧延伸。矩形形状的源极34形成在上半导体层28的顶面的不同部分上。所述源极34的长度方向沿着平行于上半导体层28的另一侧延伸。所述漏极32的长度方向平行于所述源极34的长度方向。所述漏极32和所述源极34之间设置有分开的预定距离。所述漏极32和所述源极34都具有钛(Ti)和铝(Al)一个堆叠在另一个上面的层叠结构。所述漏极32和所述源极34都与上半导体层28的顶面欧姆接触。
未覆盖区域27在下半导体层26的顶面的一部分上形成，所述未覆盖区域是未被上半导体层28覆盖的区域。在未覆盖区域27，矩形形状的栅极36电连接到下半导体层26的顶面上。栅极36包括镍(Ni)和金(Au)一个堆叠在另一个上面的层叠结构。栅极36与下半导体层26的顶面欧姆接触。栅极36的长度方向形成为与漏极32和源极34的长度方向平行。
接着，将说明异质结半导体器件10的工作。
下半导体层26包含p型杂质，上半导体层28包含n型杂质。因此，在门通电压没有施加到栅极36的情况下，形成耗尽层并覆盖包括下半导体层26和上半导体层28之间的异质结的区域。例如，当施加5V到漏极32、源极34接地和施加0V到栅极36时，下半导体层26和上半导体层28之间的异质结的导带的能级在费米能级以上运动。因此，在门通电压没有施加到栅极36的情况下，即实质上意味着半导体器件10是关闭的，二维电子层没有在下半导体层26和上半导体层28之间的异质结处产生。结果，半导体器件10能工作为常闭。
例如，当施加-5V门通电压到栅极36时，半导体器件10从关闭状态接通。由于栅极36与下半导体层26电连接，下半导体层26的主要部分的电势下降到大约-5V。因此，门通电压能均匀地作用于下半导体层26和上半导体层28之间的整个异质结。因此，在下半导体层26和上半导体层28之间的整个异质结处产生二维电子气体层(参考图1中的虚线)。在异质结处，二维电子气体层穿越从漏极32下面到源极34下面的区域伸展的区域而产生。结果，从上半导体层28供应到二维电子气体层的电子在二维电子气体层内横向运动，并且所述电子能够在源极34和漏极36之间流动。结果，半导体器件10能通过施加门电压到栅极36而稳定地接通。
接着，将参照图3和图4的能带图详细说明上述现象。图3(a)和图4(a)是对应于图1的A-A线、在下半导体层26和上半导体层28之间的异质结的能带图。换句话说，图3(a)和图4(a)中所示的能带图是在源极34下面的区域的能带图。图3(b)和图4(b)是对应于图1的B-B线、在下半导体层26和上半导体层28之间的异质结的能带图。换句话说，图3(b)和图4(b)中所示的能带图是在漏极32下面的区域的能带图。图3是当半导体器件10关闭时的能带图。图4是当半导体器件10接通时的能带图。
如图3(a)中所示，由于上半导体层28的带隙比下半导体层26的带隙大，基于所述带隙差异，势阱41在接近下半导体层26和上半导体层28之间的异质结的下半导体层26处形成。当半导体器件10关闭时，势阱41的能级在费米能级(Ef)以上。因此，当半导体器件10关闭时，不能产生二维电子气体层。另一方面，由于漏极电压的作用，势阱43可能在漏级32下面的异质结的区域处、在费米能级以下存在。这在图3(b)中示出。然而，如图3(a)中所示，由于二维电子气体层不在源极34下面的异质结的区域处产生，所以电流不能在漏极32和源极34之间流动。在没有门通电压施加到栅极36的情况下，半导体器件10保持关闭。半导体器件10工作为常闭。
可选地，当门通电压施加到栅极36时，下半导体层26的主要部分的电势改变为门通电压。因此，如图4(a)中所示，当门通电压施加到栅极36时，能带改变并且势阱41在费米能级以下存在。相似地，如图4(b)中所示，当门通电压施加到栅极36时，能带改变并且势阱43在费米能级以下存在。换句话说，当门通电压施加到栅极36时，穿越在下半导体层26和上半导体层28之间的整个异质结，势阱41和43在费米能级以下存在。因此，从源极34下面的异质结的区域到漏极32下面的异质结的区域，二维气体层沿着异质结产生。半导体器件10利用二维气体层的这种现象，并电导通源极34和漏极32。利用施加到栅级36的门电压，半导体器件10能稳定地接通和关闭。
半导体器件10具有其它下述特征。
如图13中所示，如果栅极236在漏极232和源极234之间设置，当半导体器件200关闭时，可能在下半导体层226和缓冲层224之间的界面上、在栅极236下面的区域处出现电流泄漏。所述泄漏的原因是在下半导体层226上、栅极236下面形成的耗尽层延伸到缓冲层224。这种现象是由漏极232、源极234和栅极236之间的位置关系产生的。另一方面，本实施例不具有设置在漏极32和源极34之间的栅极36。因此，通过本实施例的半导体器件10能避免上述电流泄漏现象。
进一步，可以如下述修改半导体器件10。
半导体器件10可以包括代替n型导电的上半导体层28的SI(半绝缘)半导体层。所述SI半导体层仍能用作电子供应层，并且通过施加门电压到栅极36，半导体器件10仍能稳定地接通和关闭。
为了获得“下半导体层＜上半导体层”的带隙宽度关系，可以将铟添加到下半导体层，来代替将铝添加到上半导体层。通过将铟添加到下半导体层，能使下半导体层的带隙更小。因此，可以获得“下半导体层＜上半导体层”的带隙宽度关系。可选地，通过使在上半导体层中的铝的相对比例大于在下半导体层中的铝的相对比例，能获得“下半导体层＜上半导体层”的带隙宽度关系。可选地，通过使在下半导体层中的铟的相对比例大于在上半导体层中的铟的相对比例，能获得“下半导体层＜上半导体层”的带隙宽度关系。可选地，通过调整在上半导体层中和下半导体层中的铝和铟的相对比例，能获得“下半导体层＜上半导体层”的带隙宽度关系。
半导体器件10可以包括如图2(b)的平面图中所示的布置。在本半导体器件的修改例中，栅极36的长度方向沿着平行于漏极32和源极34分离的方向延伸(纸面的上-下方向)。栅极36从紧邻漏极32的位置向紧邻源极34的位置延伸。根据本修改例的半导体器件，将要施加到栅极36的门通电压能更均匀地作用于下半导体层26和上半导体层28之间的异质结处的、漏极32和源极34之间的区域。因此，用本修改例的本半导体器件更容易获得稳定的接通。
另外，图12中所示的修改例的半导体器件100包括形成在基板122的底面上的栅极136和穿过所述基板122和缓冲层124的接触区域137。例如，栅极136能通过沉积方法形成。栅极136和下半导体层126通过接触区域137电连接。接触区域137能通过在半导体基板122的底面上产生沟道(trench)形成，并且然后用例如镍(Ni)填充。其它半导体层或电极能用与上述实施例相同的材料和构造形成。漏极132在半导体器件100的顶面上形成，栅极36在半导体器件100的底面上形成。结果，半导体器件100能保持在栅极136和漏极132之间的电绝缘。
接着，将参照图5到图11说明半导体器件10的制造方法。
首先，如图5中所示，制备蓝宝石基板22。代替蓝宝石基板22，也能使用由诸如硅基板、碳化硅基板、砷化镓基板和氮化镓基板的不同材料制成的其它基板。
接着，如图6中所示，使用金属有机气相外延方法(metal organicvapor phase epitaxy method)(MOCVD)，由氮化铝(AlN)制成的缓冲层24在低温时形成在蓝宝石基板22上。所述缓冲层24大约50nm厚。此时，三甲基铝(TMAl)能用作铝材料，氨气(NH3)能用作氮材料。制成缓冲层24的材料可以是与在下个步骤中形成在缓冲层24上的变晶相同的晶体，或具有相似晶格参数和热膨胀系数的任何其它晶体。例如，缓冲层24可以是氮化镓(GaN)。
接着，如图7中所示，使用MOCVD，p型氮化镓(p-GaN)的下半导体层26形成在缓冲层24上。所述下半导体层26大约2μm厚。此时，三甲基镓(TMGa)可用作镓材料，环戊二烯基镁(CP2Mg)可用作掺杂材料。
接着，如图8中所示，使用MOCVD，n型氮化铝镓(n-AlGaN)制成的上半导体层28形成在下半导体层26上。所述上半导体层28大约25nm厚。此时，三甲基铝(TMAl)可用作铝材料，三甲基镓(TMGa)可用作镓材料，氨气(NH3)可用作氮材料，并且硅烷(SiH4)可用作掺杂材料。
接着，如图9中所示，使用光刻法技术，在上半导体层28的除了对应于在下半导体层26上的未覆盖区域27的区域以外，将掩膜52形成在上半导体层28的顶面上。
接着，使用氯气通过用干刻蚀方法将从上半导体层28上的掩膜52曝露的区域去除。如图10中所示，去除掩膜52后，可以达到下半导体层26上的未覆盖区域27被曝露的状态。
接着，如图11中所示，通过依次沉积钛(Ti)和铝(Al)，形成漏极32和源极34。在预定位置使漏极32和源极34图案化。
接着，使用剥离(lift-off)方法，栅极36形成在下半导体层26的未覆盖区域27的顶面上。通过下面工艺可以实施此剥离方法。首先，在定位膜(register film)形成后，除了将要形成栅极36的区域以外，依次沉积镍(Ni)和金(Au)。然后，剥下定位膜和形成在所述定位膜上的镍(Ni)和金(Au)。以此方法，栅极36形成在没有形成定位膜的区域上。在漏极32、源极34和栅极36图案化后，使用快速热退火(RTA)，在摄氏550度执行加热处理30秒。从而，减小了漏极32和源极34对上半导体层28的接触电阻，也减小了栅极36对下半导体层26的接触电阻。以此种方法，可以在漏极32、源极34和上半导体层28之间，和栅极36和下半导体层26之间实现欧姆接触。
通过完成上述步骤，可以获得如图1中所示的异质结半导体器件10。
根据上述制造方法，通过使用晶体生长技术，而无需离子注入技术，可以实际上获得异质结半导体器件10。当离子注入技术使用在III-V族化合物半导体时，经常导致特性降低。然而，通过本制造方法，不使用离子注入技术也能获得异质结半导体器件10。但是，如果出现需要，可能有使用离子注入技术的场合。
上面已经说明了本发明的具体实例，但是这些实例不意图限制本发明的权利要求的范围。在所述权利要求的范围内，可以对上述本发明的实施例进行各种修改。
此外，在本说明书和附图中说明的技术构成不受到上述组合的限制，而是所述技术构成可以单独地或以各种组合显示技术实用性。另外，在本说明书和附图中说明的技术能同时达到多个目的，并且如果本发明至少达到一个所述目的，那么可以认为本发明具有技术实用性。

Claims (6)

1、一种常闭异质结半导体器件，包括：
下半导体层，其包括第一类型的半导体材料；
上半导体层，其包括第二类型的半导体材料，所述第二类型的半导体材料具有的带隙比所述第一类型的半导体材料的带隙大，其中所述上半导体层附着到所述下半导体层的顶面；
第一电极，其形成在所述上半导体层的顶面的部分上；
第二电极，其形成在所述上半导体层的顶面的不同部分上；和
栅极，其与所述下半导体层电连接，
其中所述下半导体层的电势能根据所述栅极的电势而变化，并且
当门通电压施加到所述栅极时，在所述下半导体层和所述上半导体层之间的分界处产生二维电子气体层。
2、如权利要求1所述的常闭异质结半导体器件，其中所述第一和第二类型的半导体材料包括III-V半导体。
3、如权利要求2所述的常闭异质结半导体器件，其中所述第一和第二类型的半导体材料包括AlXGaYIn1-X-YN，其中0≤X≤1，0≤Y≤1，0≤1-X-Y≤1，其中所述第一类型的半导体材料的X比所述第二类型的半导体材料的X小，和/或所述第一类型的半导体材料的1-X-Y比所述第二类型的半导体材料的1-X-Y大。
4、如权利要求1所述的常闭异质结半导体器件，其中所述下半导体层的导电型是p-型，所述上半导体层的导电型是n-型。
5、如权利要求1到4中任意一项所述的常闭异质结半导体器件，其中所述下半导体层的顶面的一部分被所述上半导体层覆盖，所述栅极形成在所述下半导体层的顶面上不被所述上半导体层覆盖的部分处。
6、如权利要求5所述的常闭异质结半导体器件，其中所述栅极沿着平行于所述第一电极和所述第二电极分离的方向延伸。
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