CN100543991C - 具多数导电结构层及电容器之集成电路装置 - Google Patents

Abstract

本发明提供了一种具有至少三个导电结构层的集成电路装置，且增长的互连即排列于在各导电结构层中。由于在本发明中不需使用习知的通道层，因而产生了多种技术功效与新颖应用的可行性，特别是具有绝佳电性性质的电容器(521)。

Description

具多数导电结构层及电容器之集成电路装置

技术领域

本发明是关于一种具有一电容器的集成电路装置，举例而言，一种具有一基板与至少三个直接连续导电结构层的集成电路装置；特别是，所述基板是单晶半导体基板，或是所谓的SOI基板(绝缘硅)；由于导电结构一般包含金属或金属合金，例如含有铝原子比例高于60％或高于90％的铝合金，或是含有铜原子比例高于60％或高于90％的铜合金，因此所述导电结构层也称为金属化层；而其它的金属也同样适用于导电结构，例如经掺杂的半导体材料。

背景技术

在导电结构中，用于侧向电流传输的互连(interconnect)与所谓的通道(via)或供垂直电流传输的接触(contact)是不同的。在此情形中，垂直是指沿着垂直于基板主要区域的方向(法线方向)，其中集成半导体组件则配置在所述主要区域中；或者是，垂直是表示与所述法线方向相对的方向。侧向是表示与横向于所述法线方向、或是与所述法线方向呈90°之角度的方向。

各导电结构层包含排列在一层或一平面中的多重导电结构，因此现代的平坦化方式，例如CMP(化学机械抛光)方法，会在导电结构层之间产生本质上为平坦的界面。然而，当在制造容限(tolerance)过程中无法完全使平坦化平坦时，也会对导电结构层进行命名；这些个别层可由其它的结构特征予以彼此区别，举例而言，由导电结构层之间的特定内层、或是由层底部区域与基板主要区域之间的特定距离加以区别。在此情形中，不同层的特定距离之间的差异是导电结构层的底部区域的空间位置的制造容限的至少两倍大或至少三倍大，其中具有所述底部区域的互连即排列于其中。

各导电结构层包含靠近基板的至少一底部区域，以及远离基板的一顶部区域；所述底部区域的法线方向与基板主要区域的法线方向相反，亦即所述区域包含半导体组件，例如晶体管。

所述导电结构层其中之一的导电结构的顶部区域各自位于所述导电结构层的层顶部区域中，举例而言，所述层顶部区域是一平面。所述导电结构层其中之一的导电结构的底部区域各自位于所述导电结构层的层底部区域中，举例而言，所述层底部区域也是一平面。平面层顶部区域、或平面层底部区域的偏离是由于例如相邻的导电结构层的导电结构相互啮合(intermeshing)而产生。

在导电结构层的层顶部区域与层底部区域之间没有中间区域以供所述半导体结构层的导电结构顶部区域或底部区域排列于其中，因此，特别是经由双重纹刻技术(dual damascene technique)而产生的导电结构，是排列在不同的导电结构层中；此外，利用单一纹刻方法或所谓的削减(subtractive)方法也可产生导电结构层，其中，在图样化期间再次自欲产生的导电结构层移除导电材料，例如RIE(反应性离子蚀刻)方法。

排列了各导电结构层的导电结构的层或平面与基板平行，因而也彼此平行。

一般习知的金属化或线路(wiring)是专门包含信道的信道层与含有互连的互连层的一种替代使用方式，且如果适当的话，也可以是通道或所谓的平垫(landing pad)的替代使用方式；这种装置是专用于特别是电路装置的内导电结构层。

发明内容

本发明的构想之一在于说明一种具有一金属化层的集成电路装置，其具有较佳的电性质，且特别是，其开启了新颖应用的可能性，例如具有特别良好的电性质的被动组件的制造；此外，本发明也说明了一种制造方法。

关于电路装置的构想是经由具有如权利要求1所述特征的电路装置而达成，其进一步发展则说明于次要权利要求中。

在根据本发明的电路装置中，有至少三个直接连续的导电结构层，所述至少三个直接连续的导电结构层各包含至少一线路互连或多重线路互连；在一配置中，线路互连的长度至少是互连宽度的五倍，而互连的长度与宽度皆测量于其侧向方向。若互连的宽度在其方向上不相同，则选择例如其区段之一的最小互连宽度做为参考宽度。

在集成电路装置操作期间，电流会流经线路互连，且其与集成电路装置的填充结构或其它辅助结构不同。

因此，本发明的电路装置不具有排列在两线路互连层之间的通道层，因此，当相邻导电结构层的互连沿着其整体长度、或是沿着其较长区段(例如：沿一区段，其长度为宽度的十倍大)而彼此相邻排列时，便可利用简单的方式来制造具有较高品质因子的线圈(coil)、具有低接触电阻的电容器、具有低非反应性电阻的操作电压线路、共轴线路以及其它的被动组件。

此外，在一配置中，当所述三个金属化层各包含于其相较于整体长度之短区段上(例如，仅在其末端处)与其它金属化层的导电结构相邻的互连时，本发明的电路装置具有突出的电性性质；在此情形中，「短」表示例如小于相关导电结构中的互连整体长度的三分之一、甚至十分之一，在所述区段之间具有一个所有侧边皆与介电质相邻的区段。

在所述配置中，所述三个导电结构层的中间者包含一中间线路互连；在所述三个导电结构层中，离基板最远的导电结构层包含一远离基板的线路互连；在所述三个导电结构层中，最靠近基板的导电结构层则包含一靠近基板的线路互连。所述中间线路互连、所述远离基板的线路互连、以及所述靠近基板的线路互连各具有一区段，其顶部区域与底部区域并不与另一金属化层的导电结构相邻；所述区段的长度至少是区段宽度、或区段宽度的两倍，但较佳为区段宽度的十倍或甚至五十倍。在各所述线路互连处具有下列配置方式其中之一：

-所述线路互连仅经由直接排列在相关导电结构层下方的导电结构层的至少两个导电结构而相邻，而非经由上方的导电结构层的任何导电结构而相邻；

-所述线路互连仅经由直接排列在上方的导电结构层的至少两个导电结构而相邻，而非经由下方的导电结构层的任何导电结构而相邻；

-所述线路互连仅经由直接排列在底下的导电结构层的至少一个导电结构与直接排列在上方的导电结构层的至少一个导电结构而相邻。

所有的可能性都与线路互连有关，其中所述线路互连的长度为其最小宽度的五倍；在配置中，所述线路互连沿相同方向延伸。在另一具体实施方式中，一互连则相对于其它两个互连呈横向延伸，例如：一互连延伸于x方向，而另外两互连则延伸于y方向；举例而言，沿另一方向延伸的互连为三个互连中的下方者、中间者、或上方者。

在下一配置中，所述中间线路互连与远离基板的线路互连以及靠近基板的线路互连于接触区域处相邻，所述接触区域是以彼此侧向偏移的方式加以排列；位于所述接触区域之间的是所述中间线路互连的一区段，其具有一顶部区域，所述顶部区域不与远离基板的线路互连相邻，也不与远离基板的其它导电结构相邻；所述中间线路互连具有一底部区域，其不与靠近基板的线路互连相邻，也不与其它导电结构相邻。所述中间线路互连的区段的长度至少是所述区段的宽度、或是其宽度的两倍，较佳为所述宽度的十倍以上。

由于不使用通道之故，便可以简单方式确保电流经由第一中间互连而于垂直方向与侧向方向上自靠近基板的线路互连传输至远离基板的线路互连，或是以相反的方向进行传输。

在另一发展中，除中间线路互连之外，所述三个导电结构层的中间者还包含至少一中间组件互连；在所述三个导电结构层中，除了远离基板的线路互连之外，离基板最远的导电结构层还包含至少一远离基板的组件互连；在所述三个导电结构层中，除了靠近基板的线路互连之外，最靠近基板的导电结构层还包含至少一靠近基板的组件互连。所述中间组件互连与所述远离基板的组件互连相邻于一组件区段，于所述组件区段处，所述中间组件互连也与所述靠近基板的组件互连相邻；所述区段的长度至少是区段宽度(例如：最小宽度)的四倍、或至少是区段宽度的十倍，甚至五十倍。因为具有这样的结构，便可以简单的方式来制造被动组件，特别是具有高品质因子的线圈、共轴线、或是考虑到路线彼此平行的大线路区段的其它具有低非反应性电阻的线路、以及垂直晶体管。

由于成本与制程的原因，纹刻架构所允许的径迹(track)区段有限(因碟形效应所致之宽度限制、成本与制程技术原因之厚度限制)。由于此一原因，且因为互连平面已经经由分离的通道而连接，因而所获得的物理性质，例如线圈的品质因子，便不如使用本发明或其发展例者良好。

在另一发展中，所述三个导电结构层的各导电结构分别包含铝、或是铝的原子含量比例为至少60％；在另一替代例中，所述三个导电结构层的各导电结构分别包含铜、或是铜的原子含量比例为至少60％。由此，便从这些就技术观点而言能够在制程上良好操控的材料制得金属化。

在本发明的电路装置的另一发展中，所述三个导电结构层是电路装置的内部导电结构层；此一发展克服了为确保线路具有良好的电性性质，特别是低RC装置，而必须调整内部导电结构层、信道层与互连层的不利影响。

在另一发展中，举例而言，还有其它的导电结构层排列在所述三个导电结构层中最靠近基板的导电结构层与基板之间，而通道层与互连则交替于其中。然而，较下方的导电结构层也可以作为各包含通道与互连两者的层。

本发明也关于一种用于制造本发明的电路装置或其发展例的方法。在所述方法中，所述三个导电结构层各经由单一纹刻方法加以制造；相较于双重纹刻方法中具有两个光微影步骤，在一单一纹刻方法中，在沉积一或多层电绝缘层以开始各导电结构层的导电结构之后，只使用一次光微影步骤来图样化所述绝缘层或所述多层绝缘层；相较于双重纹刻方法，执行单一纹刻方法可产生较高的产率(yield)。

本发明也关于一种具有集成线圈的集成电路装置、一种具有集成共轴线的集成电路装置、以及一种具有电容器的集成电路装置；这些被动组件也可以包含在传统的金属化层中，而信道层与互连层则交替于其中。然而在一替代方式中，此一被动组件则与前述的电路装置一起集成在基板上，特别是在一单晶基板上，例如在多数连续互连层中、或在多数连续互连层上方或下方。

因此，本发明或其发展例提出一种设计变化，其可自一制程技术观点轻易执行，且在“降低互连电阻”、“符合较高要求的电流承载能力”、“支持高散热性”、“实现具有非常高品质因子的线圈”以及“实现垂直晶体管”等方面都具有良好的效果。

本发明或其发展例的解决方式提供了一种线路，其中专用于垂直电流传输的标准金属化的分离通道被部分或整体消除，并以单一纹刻架构的互连层加以取代；这表示各金属层可于此一平面中垂直或侧向运载电流。

本发明或其发展例可用于具有纹刻线路架构的所有半导体技术(例如：铜金属化、铝金属化、钨金属化)，而原则上，也可以消减架构(例如：AL-RIE反应性离子蚀刻)予以实现。

技术功效：

本发明或其发展例可在不同平面中产生互连，所产生的互连具有明显较大的区段，且因此以及因为消除了分离的通道而具有较低的电阻；由此产生了各种其它技术功效：

-一般而言，相较于标准金属化，本发明可产生较高的电流、以及/或较长的服务寿命、以及/或较高的操作温度，例如：对于所谓的主动性应用而言重要的特性。

-可明显降低“焦耳加热(Joule Heating)”效应(亦即因高操作温度与散热差所导致的互连加热)，这是因为对相同的电流而言，因径迹区段较大而可证实电流密度与其产生的热会较低；即使是在90纳米技术中，主要在绝缘功率总线(bus)互连中，“焦耳加热准则”将可用电流密度限制在比纯DC(直流)准则更大的范围。

-一般而言，可产生较高的电流密度。在习知金属化中，最大可用电流密度通常受限于信道或信道/互连接触区域的电流承载能力。在本发明的解决方式中，可依需要选择平面之间的接触区域。

-明显降低“尺寸”效应的影响，在尺寸效应的影响下，在低于100纳米的尺度下，铜互连的电阻会大幅增加，此效应于具有最小宽度的下方平面中特别显著；然经由本发明及其发展例，即可明显降低尺寸效应的影响。这表示特别是在这些平面中所产生的RC成分会达比标准架构更少的范围，并可延缓或完全避免机械上不稳定的“超低k(ultra-low k)”介电质、或甚至是空气间隙的的产生。

本发明或其发展例实现了新颖的集成组件或被动组件，其具有下列从未达成物理品质因子：

-经由双倍或三倍的先前互连平面而具有非常厚的金属层，其可产生具有非常高的品质因子的线圈，特别是具有低串行电阻，

-提供具有高品质因子的大区域电容，这是因基于层内或层间的低串行与接触电阻所致；

-第一次以高可信度实现绝佳的屏蔽共轴线路或RF(无线频率)传输互连，例如高于1MHz或高于1GHz。

相较于习知技艺者，本发明或其发展例实现了更可靠及更具成本效益的制程：

-本发明或其发展例在极端情形中产生了一种架构，其可专实现于单一纹刻架构中，因此其包含了单一、多重重复模块，其仅需要极少数的制程设置。

-在本发明或其发展例中可完全或部分消除所使用的位置或平面，而略去影响与限制产率的制程，产率提高即代表每一芯片的成本降低。

-可降低线路平面的整体数量，其同样可降低成本。

-可于金属化内产生较高的堆栈密度(packing density)，这是由于接触区域比习知技艺者更大所致；因此不需要为了确保最小接触区域而产生不利于堆栈密度的偏离(bias)或重迭(overlap)。

-可以利用明显较为简单轻松的方式来产生所需的“冗余”信道，其于习知技艺中，通常是基于保证较高的电流密度或基于增加产率之构想而行；亦即特别是当使用在x与y方向上具有最小尺寸的最低可能的分离通道时，本发明不需另外增加面积。

-本发明或其发展例经由加大垂直尺寸而使得互连的截面增大，由于侧向尺寸也可缩小之故，而可节省面积。

-本发明或其发展例在设计上具有较高的自由度与选择。

-其可选择性地结合于习知架构中(例如：传统架构中具有最小宽度的下方互连，新颖架构中的较高、全域性的互连)。

-在先前的分离通道平面中的互连侧向尺寸可以连续变化方式加以选择，并可于(纹刻)设计规则中任意选择。

-经由本发明或其发展例，其可满足结合或嵌入技术的不同需求，例如在BiCMOS(双极互补型金属氧化物半导体)技术中的“厚型”与“薄型”线路。

-本发明或其发展例使芯片上的电流分布更佳且更均匀。

-由于具有比习知技艺者更低的互连电阻，因此降低了功率损失并减少了设计中所需的重复数量。

-本发明或其发展例不会对互连中的RC要素(电阻、电容)产生不利影响，所述RC要素将大幅限制整体性能。重要的是，本发明或其发展例提供了一种从未被提出的可行解决方式，以降低互连的电阻，而同时又不会增加线路面积与互连之间的垂直耦合。

-更紧密的考量甚至说明了本发明或其发展例对RC要素的正面影响，例如：因子C不会随互连厚度而直接呈比例性增加，且所产生的乘积RC会因此而甚至变得更小。“尺寸”效应的降低可产生较小的RC乘积。

-此外，在局部线路的情形中，主导的通常不是线路电容，而是欲驱动的电容，例如MOS晶体管的闸极电容，这是因为电阻的降低以及因而RC乘积变成比例1/d仍保持正面效应；其中d是一金属化层上的总互连厚度，或是在互连加倍或三倍的情形中，d是指多数金属化层上的总互连厚度。

其不仅可实现于人为最佳化的“完全惯例”布局中，也可以利用现行的线路构想而实现于合成的“半惯例”区块中；因此，其可经由例如根据同一芯片的需求而设置11层金属层、或经由6层单一互连平面与5层通道平面(于较低性能区块中)、或经由4层加倍的互连平面与3层通道层(于较低性能区块中)而行。

由此说明了一种线路，其中在所有或在经选择的平面中，可部分、或完全省去主导垂直电流传输的标准金属化的分离通道，并以互连层加以取代；这表示相关的金属层可以在此层或此平面中垂直或侧向运载电流。

总之，本发明获其发展例确实减少或解决了下列技术问题：

-避免线路变得复杂，或避免在大尺度的集成半导体系统中所谓的“线路惨败(wiring catastrophe)”；

-降低线路电阻，特别是在电压供应线路(功率分配)与感应线圈的情形中；

-降低RC要素，例如在总线系统的情形中；

-降低由屏蔽影响线路，特别是经由3D(三维)线路，例如共轴与RF互连，所致的耦合与串音情形；

-降低组件或集成电路装置的功率损失与产生的热，特别是在使用相对介电常数低于3.9或低于3的“低k介电质”时；

-降低在特性线路中所谓的“尺寸效应”，此效应将使铜互连的非反应性电阻上升至大于纯预期的范围，其由于早自90纳米技术所达到的尺度所致。

-降低可靠度之损失，特别是由电流密度-/电阻-影响的互连/通道转换所产生者。

-避免产率损失以及以“制程窗(process windows)”所进行的复杂制程，其特别是经由降低产率限制通道的所需数目与使用较低需求的“单一纹刻架构”而行。

附图说明

本发明的具体实施方式可参考下列伴随图式加以说明，其中：

图1表示通过一集成电路装置的金属化的区段图；

图2表示一集成电路装置的金属化的三维图式；

图3表示排列在一金属化中的线圈或感应线圈；

图4表示排列在一金属化中的集成共轴线；

图5表示排列在一金属化中的线圈；以及

图6表示通过具有一集成电容器的金属化的区段。

具体实施方式

图1表示通过一集成电路装置10的金属化的区段图；所述区段是位于基板20的主要区域的法线方向所在平面中，所述基板包含多数集成组件，例如：集成双极晶体管或场效晶体管。

卡式坐标系统12具有x轴14、y轴16与z轴18，图1所示区段是位于x-z平面上；相较之下，基板20的主要区域是位于x-y平面上。相关的图2至图6分别说明了坐标系统112、212、312、412与512，且此处的坐标系统12也同样适用于各所述坐标系统的位置。

直接位于基板20上的电路装置10包含了一接触层22，所述接触层22尤其是具有接触K2、K4、K6、K8、K10与K12；所述接触K2至K12作为垂直电流传输之用。举例而言，接触K2至K12是由钨所形成，其包含了由不同于钨的材料所制成的导电线路层，所述接触K2至K12都具有相同的侧向尺寸。

在接触层22的制造期间施加一层电绝缘的绝缘层24，例如由二氧化硅所制得者，经由光微影方式的辅助而蚀刻出接触K2至K12的接触孔至绝缘层24中。接着沉积接触孔的衬层材料，然后沉积作为接触K2至K12的金属化；接着进行例如CMP步骤，来移除接触K至K12的接触孔外部的衬层材料与接触材料。在平坦化之后，沉积一电绝缘辅助层26，其厚度比绝缘层24的厚度薄，举例而言，绝缘层24的厚度是落于100至500纳米的范围内，而辅助层26的厚度则落于30纳米至70纳米的范围内。辅助层26是作为蚀刻终止层以及/或抗铜扩散的阻障层之用，举例而言，辅助层26的适用材料是氮化硅。

在沉积辅助层26之后，沉积一层由电绝缘材料所制成的绝缘层30，其层厚度落于例如200纳米至500纳米的范围内；利用光微影方法来产生沟渠(trench)与开关(cutout)、或金属化层28的导电结构孔，此后其被称为金属层1。金属化层28中的导电结构在x方向上具有彼此不同的尺寸，此外，导电结构在y方向上也具有彼此不同的尺寸。在蚀刻金属化层28的导电结构的沟渠或开关时，辅助层26会因发生过度蚀刻而被贯穿。接着以惯用的纹刻技术形成局部互连34、36与38以及通道40。互连34延伸于x方向并连接接触K2与K4，而互连36则延伸于y方向并连接接触K6与一导电结构(图中未示)、或接触层22的一接触(图中未示)；互连38则延伸于x方向并连接接触K8与K10。互连34、36与38具有例如一最小侧向宽度，其落于80纳米至200纳米的范围中。举例而言，各所述互连34、36与38的长度大于500纳米，但低于1微米，且特别是低于10微米。

相较之下，互连40在x方向上与y方向上具有相同的侧向尺寸，且连接接触12与排列在金属化层28上方的金属化层42的互连；在制造金属化层42之前，先经由CMP步骤的辅助而再次执行平坦化。

图1也说明了各互连34、36、38与信道40的底部区域B2、B4、B6与B8，以及顶部区域D2、D4、D6与D8；顶部区域D2、D4、D6与D8位于具体实施方式的一平面中，相形之下，底部区域B2、B4、B6与B8则位于两个平面中，以使接触层22与金属层28产生较佳的相互啮合，然两平面之间的距离低于50纳米，且特别是低于20纳米；金属化层22与28即于所述距离内互相啮合。

在CMP步骤之后，沉积一辅助层32，其材料组成与厚度皆可采用辅助层26的情况。在沉积辅助层32之后，在沉积电绝缘的绝缘层44，在具体实施方式中，所述绝缘层44的厚度比绝缘层30厚达至少50纳米；经由单一纹刻方式的辅助来制造金属化层42、尤其是绝缘层44中的互连48与50。此外，金属化层42也包含通道(图中未示)。利用与导电结构34至40相同的方式，在导电结构48、50中形成衬层，以作为铜扩散阻障，举例而言，其由氮化钽层所形成。互连48延伸于x方向且与互连34具有相同的长度(不同于制程容忍度)；因此，互连48在互连34与排列在互连48上方的下一个较高的金属化层52的导电结构之间，作为垂直电流传输之用，也可作为接触K3与K4之间侧向电流传输之用。互连50延伸于y方向并作为连接通道40之用。

在CMP步骤之后，再次沉积辅助层46，其材料组成与厚度皆可采用辅助层26的情况。接着沉积电绝缘的绝缘层54，其具有例如与绝缘层44相同的厚度，或比绝缘层44的厚度厚50纳米。经由单一纹刻方式的辅助，在绝缘层54中制造互连与信道的开关，请参见例如互连58的开关；在电解铜沈淀之后，再次进行一CMP步骤。

接着施加一电绝缘辅助层56，其材料组成与厚度皆可采用辅助层26的情况。

然后施加金属层60的绝缘层62，其为电性绝缘，并在其中形成通道与互连66、68。金属化层60的导电结构同样是经由单一纹刻方法的辅助而形成。

在下一个CMP步骤之后，施加一辅助层64，其材料组成与厚度皆可采用辅助层26的情况。接着施加绝缘层72，而金属化层70的导电结构74与76即形成于其中。其它的金属化层80如点状符号所示。

互连58运行于x方向，并以其左侧端与互连48相邻；互连58的中间部分与互连66相邻；互连58的右侧端与运行于x方向中的互连68相邻。

互连74运行于y方向。互连76运行于x方向，并以其左侧端与互连68的右侧端相邻；互连68的区段AB1至AB3与互连58的对应部分皆不与任何其它的导电结构相邻。各区段AB1、AB2与AB3的长度至少达各互连58与68的宽度的五倍。

因此，接触层22与金属化层28、42、52、60、70、80与在x-y平面中基板20的主要平面平行。

图2表示一集成电路装置110的金属化的三维图式；与电路装置10相同，所述电路装置110包含多个连续互连层M1至M5，所述电路装置110的导电结构同样是利用单一纹刻方法加以制造，其细节可参阅对图1的说明。

电路装置110同样具有一半导体基板120，例如由单晶硅所制得者，举例而言，与接触层22架构相同的接触层122是位于半导体基板120与一第一金属化层之间，如图2所示。运行于y方向的互连124是在覆盖的金属化层M1中；排列在金属层M1上方的金属层M2中排列有一互连126，所述互连具有连续区段A2、A4与A6，其中两个区段A2与A6是位于y方向中。区段A4在其末端连接区段A2与A6，且运行于x方向中，区段A6比区段A2长。两互连128与130位于金属化层M3中，金属化层M3是排列在金属化层M2的上方。互连128自与其相邻的区段A4的中间部分延伸于y方向中；相形之下，互连130则延伸于x方向，其自相邻的区段A6的自由端前进。举例而言，金属化层M3也包含一通道40于区段A2的自由端，取代互连128。

金属化层4包含一互连132，其含有区段A10、A12、A14与A16，所述区段以此顺序位于y方向中、x方向中、以及y方向与x方向中，且其形成矩形或方形框的约3/4。区段A16与互连128相邻，在一替代方式中，信道140与区段A10相邻。

互连134位于金属化层M5中，金属化层M5是排列在金属化层M4的上方，所述互连依序含有区段A20、A22、A24与A26。在金属化层M4中的互连A20至A26的位置与金属化层M3中的互连A10至A16相同，在两层中皆以x、y位置为其参考点。因此，举例而言，区段A20直接位于区段A10的上方，且与所述区段A10沿其整体长度而相邻，互连132与134因而形成一所谓的“加倍”互连，相较于互连132或134而言，其线路截面因此而被加大(例如加倍)。在其它具体实施方式中，也可以使用所形成的三倍或高于三倍的互连，以供高电流流通之用，特别是作为供应电压线路之用。

由于互连的区段之间的边界，可在互连改变方向的位置的内缘与外缘之间定义出连接区域，举例而言，请见辅助线路136，而长度是指所述辅助线路136的平均长度。

所有的金属化层M1至M5还包含例如信道导电结构(图中未示)，其作为垂直电流传输之用且在x方向与y方向上具有相同的尺寸。在一替代方式中，金属化层M1至M5内也可以不具有通道。

图1与图2以图示方式说明了解决方案；实现本发明的平面区段可分别根据技术、必须性、需求与欲集成的组件而定。本发明最好是施行于“全域性互连”的一或多层中，例如在功率轨或功率栅(数字电流区块)、功率总线线路、ESD(静电放电)总线(模拟/混合信号电路区块)、3D线路(共轴线)、感应线圈、RF(无线频率)互连等。然而，也可用于“局部互连”的情形中，例如ESD保护组件的连接，亦可用于特定用途。

图3表示排列在一集成电路装置210的金属化中的线圈221或感应线圈。首先在基板220(例如：硅晶圆)上执行微电子装置的生产制程步骤，以制造电路装置210。然后形成接触层的接触(图中未示)；接着经由先后执行两次单一纹刻方式来形成金属化层M1a与M2a。图3说明了金属化层M1a的互连222，其指向y方向并形成线圈221的种子线路。

尤其是，金属化层M2a含有一通道224，其与互连222的一端相邻；所述金属化层M2a的一互连(图3未示)则位于互连222的另一端与线圈221的绕组之间。

经由沉积一IMD(间金属介电质)层(例如：由二氧化硅或低k材料所制得者)以及图1所述的随意蚀刻步骤、ARC(抗反射涂层)与硬屏蔽层，于单一纹刻(SD)架构中形成另一金属化层M3a。接着利用惯用的光阻涂层、微影、蚀刻、片段化与清除步骤来形成互连226的沟渠，举例而言，所述沟渠的深度约为0.5微米至2微米，所述沟渠的宽度也落于相同的范围内。在SD架构中具有放宽几何形状的金属化层M3a的制造是结束于习知的阻障与互连材料的沉积、接续的CMP与清除步骤、以及介电质帽层的沉积。互连226的内侧端与金属化层M2a中的线圈221的互连相邻，其由图3中的线圈数所隐蔽。此外，在金属化层M3a中形成一信道228，其位置与金属化层M2a中的通道224相同。

金属化层M4a取代了在此位置上具有分离信道的平面或层。所述第四金属化层M4a的侧向尺寸适用于欲制造线圈的位置上的金属化层M3a，而在其它的位置上则可任意选择(根据设计规则而定)；沟渠深度依次是落于前述范围内。在SD架构中制造金属化层M4a的步骤顺序与制造金属化层M3a者对应。在金属化层M4a中形成一互连230，所述互连与互连226的方向相同，且与互连226相邻于其整体方向上。此外，金属化层M4a包含一信道232，所述信道232位于信道228上。

利用模件架构方式，可经由与SD架构中相同的制程步骤来产生金属化层M5a，其尺寸可模拟于前述步骤。在此例中行程一互连234，其方向与线圈221范围内的互连230相同，并另外形成线圈221的其它连接。金属化层M5a还包含一信道236，其位于信道232上。

如图3所示，集成线圈221已形成，其绕组高度落于1.5微米至6微米的范围内，其与在高难度与高成本的传统双重纹刻架构中所制得者相同；绕组的截面(亦即宽度乘以高度)也明显大于标准架构中的比较组件。具体而言，绕组的高度可达标准架构中比较线组的三倍，但至少是1.5倍；这表示在相同的尺寸下，本发明产生的物理品质因子明显比参考线圈高。在一替代方式中，可经由本发明中架构而产生较小的侧向尺寸，以获得具有高于标准的品质因子的线圈，其明显可节省面积。在最顶部(即此处所述的金属化层M5a)、或经由“地下通道”的辅助而在下方层(此处所述的第一层)可提供并向外分配连接。

由三倍互连226、230与234的连续区段A、B、C、D、E、F与G所形成的线圈221的圈数为13/4。区段A、C、E与G延伸于y方向且长度较短，相形之下，区段B、D与F延伸于x方向且长度同样也较短，互连226、230与234的宽度落于1微米至10微米的范围内，其长度则各落于10微米至500微米的范围内。

所述电路的其它制程可根据惯用方法与制程进行，并予以完成。

在其它的具体实施方式中，线圈221位于其它的金属化层中，或绕组仅位于两个、四个或多于四个金属化层中。

图4表示排列在一金属化的集成电路装置上的一共轴线321。首先，执行在一基板320，像是例如硅晶圆，上制作微电子组件的步骤。接着以目前习知技艺中的技术进行接触体(没有图示于图4上)以及一金属化层的M1b的制作。在该共轴线321的位置，形成该共轴线321的基层板以及具有一矩形轮廓的一互连322以一具有宽度范围在10到20微米，较佳者为14微米的宽度来形成。

接着，所进行的是在一单一纹刻(damascene，SD)架构中通过积成一IMD层(二氧化硅或低介电层)以及通过的常用的方式积成额外的蚀刻停止以及硬屏蔽层的方式来形成一金属化层M2b。这个步骤更进一步跟着随，例如通过常见的光阻涂布、光刻、蚀刻、去除及清洗的程序来形成具有前述尺寸的沟槽。习知的阻障层与互连材料的形成以及其随后的CMP与清洗步骤以及介电间隙的形成结束在SD架构中具有任意形状的金属化层M2b的制作。在共轴线的位置上，第二金属层的宽度具有，例如2微米的宽度，这样的宽度远小于在更下层的厚度。两个在金属化层M2b的互连324、326终止了例如与该互连322在长轴方向的连接。

使用模块化的架构，一金属化层M3b通过相同的制作程序制作于SD架构中。互连328及332的位置、长度以及宽度可以匹配在金属化层M2b中的互连324及326所分别选择的参数。除此之外，在金属化层M3b的屏蔽中，另一个具有，例如2微米宽度的互连330系被提供并且在相同制作的过程中制作出来。所述的互连330中心线位在该金属化层M3b的两个外部的互连328及332之间。该互连330类似像整个共轴线321的方式，在x轴方向上延伸了，例如超过50微米或者超过100微米。

同样的，再一次使用模块化的架构，一个金属化层M4b再次通过相同的制作步骤在SD架构中制作出来。而该互连324及332的位置、长度与宽度则是与在金属化层M2b层中的互连324及326所选择参数相匹配。该互连324、328及334形成该共轴线321的一侧边。另一方面，该互连326、332及336则是形成该共轴线321的另一侧边。

同样再使用模块化架构，一金属化层M5b再通过相同的制程步骤在SD架构中制作出来。形成该共轴线321的顶层的互连338的位置、长度与宽度与在金属化层M1b层上的互连322所选用的参数相匹配。一完全地关闭于周围方向上的遮蔽封套因而被制作于排列在该金属化层M3b的中央共轴互连330的周围。

在所描述的制作步骤中，所提到的尺寸只用于目前所感兴趣的组件中。也就是无庸置疑的说，在设计规则的前后文中，在他处的晶圆结构所具有的其它可能用来制造的侧向尺寸，可能属于其它电路部份，尤其是可能属于在第1图到图6中所说明的电路装置部份。

电路部份的其它处理及完成则是通过传统的方法与制作程序来完成。在其它具体实施例中，超过五个金属化层用来制作该共轴线路。举例来说，用来遮蔽的中央线路随后通过在两个金属化层中的互连来形成。一具有多个内部导电且彼此相互绝缘的共轴线也根据另一个具体实施例而加以实施完成，所述的内部传统位于一金属化层或者在多个金属化层上，而封套的周围，例如再一横截面上的方形或一矩形与该共轴线的长轴相互垂直。在其它具体实施例中，共轴线的制作过程改变为，例如，在x方向以及在y方向上都会变化。在个别的金属化层M1b到M5b上的导电结构尺寸也可以被选择为，例如该侧边互导或者该内部导电的最小横向宽度位于0.1微米到2微米的范围之间。

图5表示排列在一金属化的集成电路装置420上的一线圈421。首先，在一基板420，例如一硅晶圆，上实施形成微电子装置的制作步骤。随后所进行的是接触层上的接触体(没有图示于图5中)的制作程序以及通过如图3所示的技术来进行一金属化层M1c以及一金属化层M2c的导电结构的形成步骤。这样形成在该金属化层M1c上的一互连422，而且该互连在尺寸上、位置上以及材料上都对应于互连222。一对应于信道224的另一信道424也同样形成，尤其是形成于该金属化层M2c上。一互连425则是对应在参照第2图所说明的该金属化层M2a上的那个互连。

该金属化层M3c也同样以形成该金属化层M3c的方式来形成，该线圈421的一个互连426除了分别对应该互连226以及一通道428以外，也同时对应到所制作出来的通道228。对应互连426所能采用的适当互连材料可以是钨或铜，但也可以是铝、金、银或其金属材料等。该金属化层M3c以在这个位置上的分离信道取代一个平面。

一金属化层M4c随后通过RIE或者一些其它的消除图案技术而制作出来，对应于该互连230的一互连430以及对应于该信道232的一信道432也制作出来。直接在该先前所执行的CMP制程之后，一阻障层或者一阻障堆栈层，例如是TaN/Ti/TiN具有如15纳米/10纳米/20纳米的厚度，并且跟随着一2.8微米的AlCu以及一具有一大约为40纳米厚度的额外TiN层。这些沉积层是先后于一PVD(物理气相沉积)的工具中，而且是不破真空的状态下形成的。第四个金属化层M4c在该线圈421制造地方的横向尺寸系采用该金属化层M3c上的尺寸，或者是稍微比这些尺寸再大一些，而在其它位置，他们可以根据设计规则的前后文而选择成任意的尺寸。所述的金属化层的堆栈随后通过，例如具有终止点侦测的一含氯的电浆RIE制程(Cl₂/BCl₃化学)中而图形化。

下面的步骤也可以替代性的实施：

a)习知的保护层，例如SiO₂/Si₃N₄的积成与图形化；或

b)一层状的中间介电层，例如由PECVD-SiO₂(电浆增强化学气相沉积)以及HDP-SiO₂(高密度电浆)所形成的中间介电层的积成，其具有一足够的总厚度(这里至少大约2.8微米)以及通过CMP制程的平面化，以及其它进一步在一所产生平面支撑上的单一PECVD-SiO₂ IMD的集成。这些层的厚度设计成与接下来的这些金属平面想要的厚度相同，这些金属平面收后将制作于单一的纹刻(SD)架构上。在该SD架构上的一额外金属化层M5c的制作顺序基本上是对应前面针对金属化层M3c的描述，而一互连434则是对应互连234，而一通道436则是对应所产生的通道236。

假如所述的制程式中止于如选项a)中所述的保护层的形成步骤，那么一集成线圈421将会制作成具有一总围绕高度，例如4.0微米，这样的结构在传统的双纹刻架构中只能以较困难而且较高预算支出的方式才能制作出来。铝连接垫442可以同时在60×80平方微米的保护层中通过对应的开口410而曝露出来，该连接垫可以用于习知的接合或标示接触目的。该铝连接垫可能是设置于该金属化层M4c中。纹刻与RIE架构的结合因此特别的适用于低成本地制造具有高品质因素的线圈。

参照于互连426、430及434的区段a到g的设置，互连226、230及234的区段也同样用A到G来标示，如同前面参照图3的图式所述。电路的进一步制程及完成步骤将会通过常用的方法及制作步骤来完成。

图6表示通过包含一电容器521的一金属化层的集成电路装置510的截面图。所述的电容器装置521延伸超过六个金属化层530到580，而且这六个金属化层彼此间按照这个顺序加以结合。所述的电容器装置包含：

-一导电结构582位于金属化层530中，其相较该电容器装置521于中间的导电结构具有一大区域，该导电结构582同时形成一底层板以及一连结板，以作为该电容器装置521的铅直电极。

-一导电结构位于金属化层580中，其相较该电容器装置521于中间的导电结构具有一大区域，此一导电结构具有与该导电结构582相同的面积大小，而且用来形成该电容器装置521的一顶板或连接板，以作为该电容器装置521的铅直电极。

-一第一铅直部份电极，包含三个导电结构，600、602及604，沿着z轴方向延伸，所述的导电结构，600、602及604分别依序为于该金属化层540、550与560上，而且具有相同的x方向位置。所述的导电结构600连结该导电结构582。所述的三个导电结构600、602及604在每一种情况下都具有超过他们各自的宽度5倍长的长度尺寸。

-一第二铅直部份电极，包含三个导电结构，610、612及614，沿着z轴方向延伸，所述的导电结构，610、612及614分别依序为于该金属化层550、560与570上，而且具有相同的x方向位置。所述的导电结构614连结该导电结构584。所述的三个导电结构610、612及614在每一种情况下都具有超过他们各自的宽度5倍长的长度尺寸。

-一第三铅直部份电极，包含三个导电结构，620、622及624，沿着z轴方向延伸，所述的导电结构，620、622及624分别依序为于该金属化层540、550与560上，而且具有相同的x方向位置。所述的导电结构620连结该导电结构582。所述的三个导电结构620、622及624在每一种情况下都具有超过他们各自的宽度5倍长的长度尺寸。

-一第四铅直部份电极，包含三个导电结构，630、632及634，沿着z轴方向延伸，所述的导电结构，630、632及634分别依序为于该金属化层550、560与570上，而且具有相同的x方向位置。所述的导电结构634连结该导电结构584。所述的三个导电结构630、632及634在每一种情况下都具有超过他们各自的宽度5倍长的长度尺寸。

-一第五铅直部份电极，包含三个导电结构，640、642及644，沿着z轴方向延伸，所述的导电结构，640、642及644分别依序为于该金属化层540、550与560上，而且具有相同的x方向位置。所述的导电结构640连结该导电结构582。所述的三个导电结构640、642及644在每一种情况下都具有超过他们各自的宽度5倍长的长度尺寸。

-一第六铅直部份电极，包含三个导电结构，650、652及654，沿着z轴方向延伸，所述的导电结构，650、652及654分别依序为于该金属化层550、560与570上，而且具有相同的x方向位置。所述的导电结构654连结该导电结构584。所述的三个导电结构650、652及654在每一种情况下都具有超过他们各自的宽度5倍长的长度尺寸。

所述的第一铅直电极，第三铅直电极及第五铅直电极，形成该电容器的一第一主要电极的部份，而且交互连接到该第二铅直电极、第四铅直电极及第六铅直电极，而所述的第二铅直电极、第四铅直电极及第六铅直电极则是形成该电容器521的一第二主要电极的部份。设置在各个铅直电极之间的是一绝缘材料(没有图示出来)，这些绝缘材料可以是二氧化硅或一高K值的材料，而且具有一大于4的介电常数。

在其它具体实施例中，该中间层的导电结构沿着x轴的方向延伸。更多或者是少于6层金属化层的结构也可于用于这样的电容器结构中。而铅直电极的数目也可以加以更改成介于2到100之间。

在其它具体实施例中，如图6中所示的导电结构示由铜或一铜类合金通过一单一纹刻(damascene)的技术而形成。不过，在其它具体实施例中，不同的金属或不同的制造技术也可以使用，例如通过RIE方法协助图形化的铝合金金属也可以使用。

参照图3到图6中所说明的被动组件也可以通过替代性的互连层及通道层整合到传统的金属化层中，也可以通过多个连续的互连层而整合到新设计的金属化层中。

Claims (10)

1.一种具有一集成组件的集成电路装置，其特征在于靠近基板的一组件互连、一中间组件互连、以及远离基板的一组件互连，靠近基板的所述组件互连、所述中间组件互连、以及远离基板的所述组件互连从一基板处增加距离而以此顺序加以排列，且在一组件区段上具有相同的方向，

靠近基板的所述组件互连、所述中间组件互连、以及远离基板的所述组件互连于所述组件区段中各包含一平面底部区域与一平面顶部区域，

在所述组件区段中，靠近基板的各所述组件互连、各所述中间组件互连、以及远离基板的各所述组件互连的长度至少是其宽度的五倍、或至少是其宽度的十倍，

在所述组件区段中，所述中间组件互连的顶部区域与远离基板的所述组件互连的底部区域相邻，

在所述组件区段中，所述中间组件互连的底部区域与靠近基板的所述组件互连的顶部区域相邻。

2.一种具有一集成组件的集成电路装置，其特征在于靠近基板的一组件互连与远离基板的一组件互连，靠近基板的所述组件互连与远离基板的所述组件互连从一基板处增加距离而以此顺序加以排列，且在一组件区段上具有相同的方向，

靠近基板的所述组件互连与远离基板的所述组件互连于所述组件区段中各包含一平面底部区域与一平面顶部区域，

在所述组件区段中，靠近基板的各所述组件互连与远离基板的各所述组件互连的长度至少是其宽度的五倍、或至少是其宽度的十倍，

在所述组件区段中，靠近基板的所述组件互连的顶部区域与远离基板的所述组件互连的底部区域相邻。

3.根据权利要求1或2所述的电路装置，其中所述组件区段形成一电容器(521)的电极、或一电容器(521)的电极的一部分，所述电容器的电极或所述电容器的电极的所述部分的长度为大于10微米。

4.根据权利要求3所述的电路装置，其中所述电容器的电极或所述电容器的电极的所述部分的长度为大于50微米。

5.根据权利要求1或2所述的电路装置，其中所述中间组件互连(230)的顶部区域沿着整个组件区段(A至G)或沿着至少50微米的长度而与远离基板的所述组件互连(234)的底部区域相邻，以及/或其中所述中间组件互连(230)的底部区域沿着整个组件区段(A至G)或沿着至少50微米的长度而与靠近基板的所述组件互连(226)的顶部区域相邻。

6.根据权利要求1或2所述的电路装置，其中靠近基板的所述组件互连的顶部区域沿着整个组件区段或沿着至少50微米的长度与远离基板的所述组件互连的底部区域相邻。

7.根据权利要求1或2所述的电路装置，其中靠近基板的所述组件互连、所述中间组件互连、以及远离基板的所述组件互连分别位于一导电结构层中、或位于各导电结构层中。

8.根据权利要求7所述的电路装置，其中一导电结构层是具有线路互连的一互连层，且其中与所述导电结构层相邻的一导电结构层是一信道层，或其中这两个导电结构层是具有线路互连的互连层。

9.根据权利要求8所述的电路装置，其中所述线路互连各具有一中间区段，所述中间区段不经由其它导电结构层的任何导电结构而相邻，各所述中间区段为远离所述线路互连的末端的互连长度的三分之一。

10.根据权利要求1或2所述的电路装置，其中在靠近基板的各所述组件互连、各所述中间组件互连、以及远离基板的各所述组件互连的底部区域上排列有不同于互连内部的导电材料，所述导电材料为钽、氮化钽、钛、氮化钛、钨、氮化钨或钌。

Images