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CN100524721C - 芯片封装结构 - Google Patents

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Abstract

一种芯片封装结构，其包括一线路基板、一芯片、一粘着层、多条导线与一封胶。线路基板具有一第一表面、一第二表面、一开槽与一阻焊层，其中阻焊层配置在第一表面上，且阻焊层具有一第一开口与一第二开口，其分别暴露出部分第一表面，并分别位于开槽的长度方向的两侧。芯片配置于第一表面上，并至少覆盖部分开槽、部分第一开口与部分第二开口。粘着层配置于芯片与线路基板之间，并位于开槽、第一开口与第二开口的两侧。导线经由开槽连接芯片与线路基板的第二表面。封胶包覆芯片、粘着层、导线与部分线路基板，且封胶还填入开槽、第一开口与第二开口。因此相较于现有技术，在可靠度测试的情况下，此种芯片封装结构具有较佳的可靠度。

Description

芯片封装结构
技术领域
本发明是有关于一种半导体结构，且特别是有关于一种芯片封装结构。
背景技术
在半导体产业中，集成电路(integrated circuits，IC)的生产主要可分为三个阶段：集成电路的设计(IC design)、集成电路的制作(IC process)及集成电路的封装(IC package)。
在集成电路的制作中，芯片(chip)是经由晶片(wafer)制作、形成集成电路以及切割晶片(wafer sawing)等步骤而完成。晶片具有一有源面(activesurface)，其泛指晶片的具有有源元件(active device)的表面。当晶片内部的集成电路完成之后，晶片的有源面还配置有多个焊垫(bonding pad)，以使最终由晶片切割所形成的芯片可经由这些焊垫而向外电性连接于一承载器(ca rrier)。承载器例如为一导线架(leadframe)或一封装基板(packagesubstrate)。芯片可以打线接合(wire bonding)或倒装焊(flip chip bonding)的方式连接至承载器上，使得芯片的这些焊垫可电性连接于承载器的接点，以构成一芯片封装结构。
图1A是现有的芯片封装结构的剖面图，而图1B是图1A的现有的芯片封装结构的部分构件的俯视图。请同时参考图1A与图1B，为了便于说明，图1B未绘示出芯片120，而芯片120以虚线表示。此外，图1B的线路基板110仅绘示部分区域。
请同时参考图1A与图1B，现有的芯片封装结构100包括一线路基板110、一芯片120、一粘着层130、多条导线140、一封胶150与多个焊球160。线路基板110具有一第一表面110a、一第二表面110b与一开槽112，而芯片120配置于第一表面110a上，并至少覆盖部分开槽112。此外，粘着层130配置于芯片120与线路基板110之间，并位于开槽112的两侧，且芯片120经由粘着层130固定于线路基板110上。导线140经由开槽112连接芯片120与线路基板110的第二表面110b。封胶150包覆芯片120、粘着层130、导线140与部分线路基板110，且封胶150还填入开槽112。焊球160配置于芯片130的第二表面110b上。
由于粘着层130与封胶150的材料性质不同，因此当此种现有的芯片封装结构100在可靠度测试的情况下，图1B中的区域A较其它区域容易发生损坏。
图2为另一种现有的芯片封装结构的部分构件的俯视图。请参考图2，为了便于说明，图2未绘示出芯片120，而芯片120以虚线表示。此外，图2的线路基板110仅绘示部分区域。
请参考图2，为了降低如图1B中的区域A发生损坏的可能性，在此种现有的芯片封装结构中(如图1A所示)，该粘着层130a暴露出区域A的线路基板110，因此封胶150便能填入此区域A。然而，为了使得封胶150能够易于流入此区域A，此粘着层130a的厚度必须增加，以增加芯片120与线路基板110间的距离。换言之，此种现有的芯片封装结构具有较高的材料成本。
发明内容
有鉴于此，本发明为解决现有技术的上述问题而提供一种芯片封装结构，该芯片封装结构可以增加可靠度。
本发明提出一种芯片封装结构，其包括一线路基板、一芯片、一粘着层、多条第一导线与一封胶。线路基板具有一第一表面、一第二表面、一第一开槽与一阻焊层，其中阻焊层配置于第一表面上，且阻焊层具有一第一开口与一第二开口，其分别暴露出部分第一表面，并分别位于第一开槽的长度方向的两侧。芯片配置于第一表面上，并至少覆盖部分第一开槽、部分第一开口与部分第二开口。粘着层配置于芯片与线路基板之间，并位于第一开槽的两侧、第一开口的两侧与第二开口的两侧，且芯片经由粘着层固定于线路基板上。第一导线经由第一开槽连接芯片与线路基板的第二表面。封胶包覆芯片、粘着层、第一导线与部分线路基板，且封胶还填入第一开槽、第一开口与第二开口。
在本发明的一实施例中，第一开口与第二开口分别与第一开槽连接。
在本发明的一实施例中，阻焊层还具有一第三开口，其暴露出第一开槽与第一开槽的长度方向的两侧的部分第一表面。
在本发明的一实施例中，第一开口与第二开口分别与第三开口连接。
在本发明的一实施例中，第一开口与第二开口的形状包括矩形。
在本发明的一实施例中，第一开口的长度方向与第一开槽的长度方向成垂直，且第二开口的长度方向与第一开槽的长度方向成垂直。
在本发明的一实施例中，第一开口与第二开口的连线通过第一开槽的中央。
在本发明的一实施例中，芯片封装结构还包括多个焊球，其配置于第二表面上。
在本发明的一实施例中，芯片封装结构还包括多条第二导线，且线路基板还具有多个第二开槽，其分别位于粘着层的外侧，其中第二导线经由第二开槽连接芯片与线路基板的第二表面。
在本发明的一实施例中，粘着层可以是B阶胶材。
基于上述，由于本发明将在阻焊层内形成第一开口与第二开口，以便于让封胶能够流入，因此相较于现有技术，在可靠度测试的情况下，此种芯片封装结构具有较佳的可靠度。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图作详细说明，其中：
图1A是现有的芯片封装结构的剖面图。
图1B是图1A的现有的芯片封装结构的部分构件的俯视图。
图2是为另一种现有的芯片封装结构的部分构件的俯视图。
图3A是依照本发明的第一实施例的一种芯片封装结构的剖面图。
图3B是图3A的芯片封装结构的部分构件的俯视图。
图4是依照本发明的第二实施例的一种芯片封装结构的部分构件的俯视图。
图中主要元件符号说明如下：
100：现有的芯片封装结构
110：线路基板
120：芯片
130、130a：粘着层
140：导线
150：封胶
160：焊球
110a：第一表面
110b：第二表面
112：开槽
200：芯片封装结构
210：线路基板
210a：第一表面
210b：第二表面
212：阻焊层
212a：第一开口
212b：第二开口
212c：第三开口
214a：第一开槽
214b：第二开槽
220：芯片
230：粘着层
240a：第一导线
240b：第二导线
250：封胶
260：焊球
具体实施方式
第一实施例
图3A是依照本发明的第一实施例的一种芯片封装结构的剖面图，而图3B是图3A的芯片封装结构的部分构件的俯视图。请参考图3A与图3B，为了便于说明，图3B未绘示出芯片220，而芯片220以虚线表示。此外，图3B的线路基板210仅绘示部分区域。
请参考图3A与图3B，本实施例的芯片封装结构200包括一线路基板210、一芯片220、一粘着层230、多条第一导线240a与一封胶250。线路基板210具有一第一表面210a、一第二表面210b、一第一开槽214a与一阻焊层212，其中阻焊层212配置于第一表面210a上。此外，阻焊层212具有一第一开口212a与一第二开口212b，其分别暴露出部分第一表面210a，并分别位于第一开槽214a的长度方向的两侧。在本实施例中，第一开口212a与第二开口212b分别位于第一开槽214a的左右两侧。此外，第一开槽214a可以是矩形或其他形状。
请继续参考图3A与图3B，芯片220配置于第一表面210a上，并至少覆盖部分第一开槽214a、部分第一开口212a与部分第二开口212b。此外，粘着层230配置于芯片220与线路基板210之间，并位于第一开槽214a的两侧、第一开口212a的两侧与第二开口212b的两侧，且芯片220经由粘着层230固定于线路基板210上。第一导线240a经由第一开槽214a连接芯片220与线路基板210的第二表面210b。此外，粘着层230可以是B阶胶材。
封胶250包覆芯片220、粘着层230、第一导线240a与部分线路基板210，且封胶250还填入第一开槽214a、第一开口212a与第二开口212b。另外，为了使得芯片220能与外界电性连接，芯片封装结构也可以包括多个焊球260，其配置于第二表面210b上。再者，为了增加芯片220与线路基板210的电性连接数量，芯片封装结构也可以包括多条第二导线240b，且线路基板210还具有多个第二开槽214b，其分别位于粘着层230的外侧，其中第二导线240b经由第二开槽214b连接芯片220与线路基板210的第二表面210b。
由于封胶250可以填入第一开口212a与第二开口212b，因此相较于现有技术，在可靠度测试下，此芯片封装结构200较不易产生损伤。换言之，相较于现有技术，此种芯片封装结构200具有较佳的可靠度。此外，相较于现有技术所采用的较厚的粘着层，以利封胶的流动，本实施例的芯片封装结构200的粘着层230的厚度较薄，因此本实施例的芯片封装结构200具有较低的材料成本。
在本实施例中，第一开口212a与第二开口212b为矩形，然而在其他实施例中，第一开口212a与第二开口212b可以是圆形、椭圆形或是其他形状，以便于让封胶250填入。此外，在本实施例中，为了便于封胶250填入第一开口212a与第二开口212b，第一开口212a与第二开口212b分别与第一开槽214a连接。然而，在其他实施例中，第一开口212a或第二开口212b也可以不与第一开槽214a连接。
在本实施例中，第一开口212a的长度方向与第一开槽214a的长度方向成垂直，且第二开口212b的长度方向与第一开槽214a的长度方向成垂直。然而，在其他实施例中，第一开口212a的长度方向或第二开口212b的长度方向也可以与第一开槽214a成其他角度。此外，第一开口212a与第二开口212b的连线通过第一开槽214a的中央。然而，在其他实施例中，第一开口212a与第二开口212b的连线也可以通过第一开槽214a的其他区域。
第二实施例
图4是依照本发明的第二实施例的一种芯片封装结构的部分构件的俯视图。请参考图4，为了便于说明，图4未绘示出芯片220，而芯片220以虚线表示。此外，图4的线路基板210仅绘示部分区域。
请参考图4，本实施例与第一实施例相似，其不同之处在于：本实施例的阻焊层212还具有一第三开口212c，其暴露出第一开槽214a与第一开槽214a的长度方向的两侧的部分第一表面210a。此外，为了使得封胶250更容易填入第一开口212a与第二开口212b，第一开口212a与第二开口212b可以是分别与第三开口212c连接。换言之，封胶250可以经由第一开槽214a与第三开口212c而流入第一开口212a与第二开口212b内。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作种种修改和替换，因此本发明的保护范围当以所附的权利要求书所界定的为准。

Claims (10)

1.一种芯片封装结构，其特征在于包括：
一线路基板，具有一第一表面、一第二表面、一第一开槽与一阻焊层，其中所述阻焊层配置于所述第一表面上，且所述阻焊层具有一第一开口与一第二开口，分别暴露出部分所述第一表面，并分别位于所述第一开槽的长度方向的两侧；
一芯片，配置于所述第一表面上，并至少覆盖部分所述第一开槽、部分所述第一开口与部分所述第二开口；
一粘着层，配置于所述芯片与所述线路基板之间，并位于所述第一开槽的两侧、所述第一开口的两侧与所述第二开口的两侧，且所述芯片经由所述粘着层固定于所述线路基板上；
多条第一导线，经由所述第一开槽连接所述芯片与所述线路基板的所述第二表面；以及
一封胶，包覆所述芯片、所述粘着层、所述第一导线与部分所述线路基板，且所述封胶还填入所述第一开槽、所述第一开口与所述第二开口。
2.如权利要求1所述的芯片封装结构，其特征在于，所述第一开口与所述第二开口分别与所述第一开槽连接。
3.如权利要求1所述的芯片封装结构，其特征在于，所述阻焊层还具有一第三开口，暴露出所述第一开槽与所述第一开槽的长度方向的两侧的部分所述第一表面。
4.如权利要求3所述的芯片封装结构，其特征在于，所述第一开口与所述第二开口分别与所述第三开口连接。
5.如权利要求1所述的芯片封装结构，其特征在于，所述第一开口与所述第二开口的形状包括矩形。
6.如权利要求5所述的芯片封装结构，其特征在于，所述第一开口的长度方向与所述第一开槽的长度方向成垂直，且所述第二开口的长度方向与所述第一开槽的长度方向成垂直。
7.如权利要求1所述的芯片封装结构，其特征在于，所述第一开口与所述第二开口的连线通过所述第一开槽的中央。
8.如权利要求1所述的芯片封装结构，其特征在于还包括多个焊球，配置于所述第二表面上。
9.如权利要求1所述的芯片封装结构，其特征在于还包括多条第二导线，而所述线路基板还具有多个第二开槽，分别位于所述粘着层的外侧，所述第二导线经由所述第二开槽连接所述芯片与所述线路基板的所述第二表面。
10.如权利要求1所述的芯片封装结构，其特征在于，所述粘着层包括B阶胶材。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5658827A (en) * 1994-11-09 1997-08-19 International Business Machines Corporation Method for forming solder balls on a substrate
US6048755A (en) * 1998-11-12 2000-04-11 Micron Technology, Inc. Method for fabricating BGA package using substrate with patterned solder mask open in die attach area
JP2004207745A (ja) * 2002-12-23 2004-07-22 Samsung Electro Mech Co Ltd ボールグリッドアレイ基板及びその作製方法
CN1549319A (zh) * 2003-05-23 2004-11-24 ��Ʒ���ܹ�ҵ�ɷ����޹�˾ 开窗型球栅列阵半导体封装件及其制法与所用的芯片承载件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5658827A (en) * 1994-11-09 1997-08-19 International Business Machines Corporation Method for forming solder balls on a substrate
US6048755A (en) * 1998-11-12 2000-04-11 Micron Technology, Inc. Method for fabricating BGA package using substrate with patterned solder mask open in die attach area
JP2004207745A (ja) * 2002-12-23 2004-07-22 Samsung Electro Mech Co Ltd ボールグリッドアレイ基板及びその作製方法
CN1549319A (zh) * 2003-05-23 2004-11-24 ��Ʒ���ܹ�ҵ�ɷ����޹�˾ 开窗型球栅列阵半导体封装件及其制法与所用的芯片承载件

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