CN100505087C - 磁性随机处理存储器装置 - Google Patents

Abstract

本发明是提供一种磁性随机处理存储器装置，包括一存储单元，存储单元的读取容限是超过存储单元内磁阻元件的磁阻比率。存储单元是包括一磁阻元件，一参考晶体管、以及一放大晶体管。磁阻元件可包括一个夹于两电极层中间的磁性穿隧接面。其中一个电极层可连接至一输入节点，而输入节点亦连接至参考晶体管的漏极或源极以及放大晶体管的栅极。放大晶体管的漏极经由一导电程序线连接至一感测放大器。存储单元是利用流经磁阻元件的电流来控制放大晶体管栅极至源极的电压，并依据横跨放大晶体管的压降(或损失电流)以感应存储单元的状态。本发明使读取容限增加，故磁阻元件间差异所导致的影响即使未能消除，也可大幅度的降低。

Description

磁性随机处理存储器装置

技术领域

本发明是有关内含磁阻存储元件(magnetoresistive memoryelements)的随机存取存储器(Random Access Memory)。

背景技术

磁性随机处理存储器(Magnetic Random Access Memory；MRAM)是一种非易失性(Non-Volatile)存储器，其是运用磁性而非电能以储存数据。图1显示一MRAM内一部分存储单元阵列10的示意图，其包含多个存储单元12至19。每一存储单元12至19皆分别包含一磁阻(Magnetoresistive；MR)元件20至27以及一晶体管30至37。晶体管30至33是利用一字线(Word Line)(WL1)40彼此耦合，而晶体管34至37则利用字线(WL2)41彼此耦合，其中字线40和41形成晶体管30至37的栅极。晶体管30至33亦利用一程序线(Program Line)(PL1)42彼此偶合，以及晶体管34至37利用一程序线(PL2)43彼此耦合，其中程序线42与43是用作虚拟的接地线。类似地，MR元件20和24通过位线(Bit Line)(BL1)45彼此耦合，MR元件21和25通过位线(BL2)46彼此耦合，MR元件22和26通过位线(BL3)47彼此耦合，以及MR元件23和27通过(BL4)48彼此耦合。位线45至48典型上是稍微垂直于字线40、41以及程序线42、43。

MR元件20至27当中的每一元件皆为一种多层磁阻元件，比方是一种磁性穿隧接面(Magnetic Tunneling Junction；MTJ)或是一种巨磁阻(Grant Magnetoresistive；GMR)元件。图2是显示一典型MTJ元件50的范例。该MTJ元件50是包含以下数层：一上电极层52，一铁磁性自由层(Ferromagnetic Free Layer)53，一用作穿隧障壁用的间隔层(Spacer)54，一铁磁性固定层(Ferromagnetic Pinned Layer)55，一反铁磁性钉扎层(Antiferromagnetic Pinning Layer)56，以及一下电极层57。铁磁性自由层53与铁磁性固定层55是利用铁磁(Ferromagnetic)材料建造而成，举例来说，可利用钴-铁或镍-钴-铁加以建造。铁磁性固定层55和反铁磁性钉扎层56间的静磁耦合(Magnetostatic Coupling)导致铁磁性固定层55具有固定的磁矩(Magnetic Moment)。另一方面，铁磁性自由层53的磁矩乃根据一外加磁场，变换于一第一方位与一第二方位之间，其中第一方位是平行于铁磁性固定层55的磁矩，而第二方位则反平行于铁磁性固定层55的磁矩。

间隔层54介于铁磁性固定层55与铁磁性自由层53之间。间隔层54由绝缘材料构成，比方是氧化铝、氧化镁或氧化钽。间隔层54必须够薄，才能当铁磁性自由层53和铁磁性固定层55的磁阻平行时，允许自旋取向(Spin-Aligned)的电子迁移(穿隧)。另一方面，当铁磁性自由层53和铁磁性固定层55磁阻反平行时，电子穿隧过间隔层54的机率下降。这种现象普遍称为自旋相依穿隧(Spin-Dependent Tunneling；SDT)。

如图3所示，穿越MTJ元件50(也就是穿越第52层至第57层)的电阻是于铁磁性固定层55和铁磁性自由层53变得较为反平行时增加，而若铁磁性固定层55和铁磁性自由层53变得较为平行时则会减少。在任何MRAM的存储单元中，MTJ元件50的电阻因此可于第一与第二电阻值之间变换，故而能用来表示第一与第二逻辑态。举例来说，高电阻值可用来代表逻辑态“1”，而低电阻值可用来代表逻辑态“0”。因此，通过传送一感测电流通过MR元件并感测其电阻，可读取储存于存储单元内的数据。举例来说，参考回图1，存储单元12的逻辑态的读取方式可利用传送一感测电流通过位线(BL1)45，通过字线(WL1)40使晶体管30导通，并感测传导至程序线(PL1)42的电流来达成。

在一写入操作中，电流是流通于程序线42，43当中与目标存储单元12至19互动的一程序线内，以及字线45至48当中与目标存储单元12至19互动的一字线内。举例来说，为了将存储单元13作写入动作，必须经由程序线(PL1)42传送一电流，以及经由位线(BL2)46传送另一电流。这两个电流的大小必须加以选取，以令(理想上)两电流所造成的磁场不会分别强烈到对MR元件20至23以及25的存储状态造成影响，但这两个电流所造成磁场的组合(于MR元件24之处)必须强烈到可变换MR元件21的逻辑状态(亦即变换铁磁性自由层53的磁矩)。

发明内容

在一存储单元内，比方是如图1所示的存储单元，代表逻辑态“1”的电流以及代表逻辑态“0”的另一电流间的差异(读取容限(Read Margin))是直接依据MR元件的磁阻比率(Magnetoresistive Ratio；MR ratio)而定。所以，此类的存储单元必须具有高的MR比率，如此才能够辨识逻辑态之间的差异。一MR元件的MR比率是根据外加电压而定，举例来说，当外加电压增加时，MR比率是下降。由于通常需要高的MR比率以使MRAM能够操作，因此外加电压必须维持得相当低，否则MR比率会降至让存储器无法读取的地步。然而，这却限制了存取速率，原因在于若要获得较高的读取速率则必须使用到较高的电压。

此处所揭露的是一种改良的磁阻存储装置，包括一存储单元，该存储单元的读取容限是超越该存储单元内MR元件的MR比率。该存储单元包括一MR元件，一参考晶体管、以及一放大晶体管。该MR元件可包括一个磁性穿隧接面，该磁性穿隧接面是夹于一上电极层与一下电磁层中间。该上电极层可连接至一导电位线，而该下电极层可连接至一输入节点，同时该输入节点亦连接至该参考晶体管的漏极或源极以及该放大晶体管的栅极。该放大晶体管的漏极是经由一导电程序线连接至一感测放大器。

本发明的存储单元并非如现有存储单元般将流通于MR元件的读取电流的一部分传送出去并对剩余的读取电流进行感测，而是利用流经MR元件的电流来控制该放大晶体管栅极至源极的电压，并且是根据横跨于该放大晶体管的压降(或损失电流)来感应该存储单元的状态。

本发明是这样实现的：

本发明提供一种磁性随机处理存储器装置，所述磁性随机处理存储器装置包括：一存储单元，其包括一磁阻元件，一参考晶体管，以及一放大晶体管；一感测放大器；其中该磁阻元件包括一第一电极层与一第二电极层，其中该参考晶体管包括一栅极、一漏极与一源极；其中该参考晶体管的该栅极连接至一字线，该参考晶体管的该源极连接至一预定电压或一信号接地端，该参考晶体管的该漏极连接至该磁阻元件的第一电极层，其中该放大晶体管包括一栅极、一漏极及一源极，该放大晶体管的栅极连接至该参考晶体管的漏极与该磁阻元件的该第一电极层，该放大晶体管的漏极连接至一程序线，而该放大晶体管的源极连接到一信号接地端，以及其中该感测放大器连接至该放大晶体管的漏极。

本发明所述的磁性随机处理存储器装置，更包括一位电线连接至该磁阻元件的第二电极层。

本发明所述的磁性随机处理存储器装置，该磁阻元件更包括一磁性穿隧接面，其中该磁性穿隧接面夹于该第一电极层与该第二电极层中间。

本发明所述的磁性随机处理存储器装置，更包括一位线连接至该磁阻元件的第二电极层，一字线连接至该参考晶体管的栅极，其中该第一导电线以第一方向延伸，以及该第二与该第三导电线以一第二方向延伸，该第一方向与该第二方向是大体上互相垂直的。

由于本发明使读取容限增加，因此MR元件间差异所导致的影响即使未能消除，也可大幅度的降低。结果，本发明实现一种更可靠的存储装置。

附图说明

图1显示一MRAM装置中部分存储单元阵列的示意图；

图2显示一典型MTJ结构当中一部分的示意图；

图3显示图2内MTJ的电阻值以及MTJ内铁磁性自由层和铁磁性固定层彼此相对磁性方位的关系图；

图4显示一具有一个磁阻元件和两个晶体管的存储单元的示意图；

图5显示由如图4所示的存储单元所组成的一MRAM阵列的简化平面图。

具体实施方式

图4是显示一MRAM阵列的一部分100的示意图，其包括一存储单元102。该存储单元102是包括一磁阻(MR)元件104、一参考晶体管106，以及一放大晶体管108。该MR元件104可包含图2所示的层52至57。参考晶体管106具有一栅极耦合至一字线(WL)110，一源极耦合至一预定电压VDD或一信号接地端VSS(根据使用下述读取方案当中何者而定)，以及一漏极耦合至MR元件104的下电极层(图2的57)。放大晶体管108具有一栅极耦合至参考晶体管106的漏极与MR元件104的下电极层57。放大晶体管108并且具有一漏极连接至一程序线(PL)114以及一源极连接至VSS。MR元件104的上电极层(图2的52)是耦合至一位线(BL)112。程序线(PL)114延伸于MR元件104附近以供写入操作时使用。

该MRAM阵列对外的连接元件是包括一连接至程序线(PL)114的感测放大器116。在一读取操作中，感测放大器116依据程序线(PL)114的电压(或电流)是否高或低于一参考电压(或电流)而决定存储单元102状态。在一些实施例中，该参考电压(或电流)可来自一连接至该感测放大器116的选择参考单元117。参考单元117可包括一固定于某电阻等级中点的MR元件。在其他实施例中，一固定电压(或电流)可供应至该感测放大器116以作为一参考电压(或电流)。

该MRAM阵列可更包括一行选取器120与一列选取器122。该行和列选取器120、122在MRAM阵列中是用以找出存储单元所在位置。根据此目的，行选取器120是控制字线(WL)110的电压位准，而列选取器122则控制位线112的电压位准。

如以上曾提及，图4所显示的MRAM阵列的某部分100有数种读取方案可供选择。

第一种读取方案是于参考晶体管106的源极与信号接地端V_SS连接时使用。为了能读取储存于MR单元104内的数据位，行选取器120是将字线(WL)110设定位于一预定电压，举例来说，一介于0.3V至1.8V范围内的预定电压。而列选取器122则将位线(BL)112设定于一预定电压，举例来说，一介于0.3V至1.5V范围内的预定电压。输入节点118的电压V_IN如以下所示，将依据MR单元104的电阻值而定：

$V_{\mathrm{IN}}=V_{\mathrm{BL}}\frac{R_{\mathrm{REF}}}{R_{\mathrm{REF}}+R_{\mathrm{MR}}}---\left(1\right)$

其中R_REF是跨越参考晶体管106的电阻，而R_MR是跨越MR元件104的电阻。因此，可利用感测放大器116侦测程序线(PL)114的电流或电压位准来读取存储单元102所储存的逻辑态。举例来说，在包含一参考单元117的实施例内，感测放大器116可将程序线(PL)114的电压位准与接收自该参考单元117的一参考电压位准进行比较以侦测存储单元102的逻辑态。

选择性地，可使参考晶体管106和MR元件104的极性反向。更具体地说，一第二读取方案为了读取储存于MR元件104内的数据位，可将位线(BL)112的电压设定为V_SS以及将参考晶体管106的源极连接至一预定电压V_DD，举例来说，一介于0.3V至1.5V的预定电压。字线(WL)110可仍旧设定至一预定电压，举例来说，一介于0.3V至1.8V的预定电压。一预定电压位准V_DD，比方是一介于0.3V至1.8V的电压位准，是供应至程序线(PL)114。如同在第一读取方案内的情况，输入节点118的电压V_IN如上述的式(1)，是根据MR单元104的电阻值而定。因此，可利用感测放大器116侦测程序线(PL)114的电流或电压位准来读取存储单元102所储存的逻辑态。举例来说，在包含一参考单元117的实施例内，感测放大器116将程序线(PL)114的电压位准与接收自该参考单元117的一参考电压位准进行比较以侦测存储单元102的逻辑态。

将放大晶体管108设置于存储单元102内并采用上述的读取方案之一的结果是可获得较大的读取容限以读取该存储器单元。举例来说，在图1所示的存储单元12内，当读取操作时，是感应流经位线45的电流，其中该电流的大小是根据以下的式(2)而依据MR元件20的电阻值而定：

$I_{\mathrm{BL}}=\frac{V_{\mathrm{BL}}}{R_{\mathrm{MR}}+R_{\mathrm{TR}}}---\left(2\right)$

在式(2)中，I_BL是流经位线45的电流，V_BL是位线45的电压，R_MR是MR元件20的电阻，以及R_TR是横跨晶体管30的电阻。如果MR元件20的MR比率是30％，并且若R_MR远大于R_TR，则表示高逻辑态的I_BL(也就是表示逻辑态“0”)与表示低逻辑态的I_BL(也就是表示逻辑态“1”)间的电流差距只能提供约30％的读取容限。

相对地，对图4所显示的存储单元102而言，其逻辑态可通过侦测程序线114的电流而侦测得到，而该电流乃根据输入节点118的电压而定。在此范例中，如果MR比率是30，并且若横跨参考晶体管106的电阻R_REF与横跨MR元件104的电阻两者大小相近，则表示高逻辑态的I_PL(也就是表示逻辑态“0”)与表示低逻辑态的I_PL(也就是表示逻辑态“1”)间的电流差距能提供50％到200％范围的读取容限。

读取容限对内含参考单元117的实施例特别有益。在这类实施例内，读取操作时，感测放大器116是根据存储单元102的电压是否高或低于接收自参考单元117的电压来决定逻辑态。亦即，感测放大器116必须做出正确决定才能达成读取操作。然而，在一大型存储单元102的阵列中，MR元件104间的些许差异可能会导致接收自不同存储单元102的电压之间的变动。如果读取容限过低，如同现有装置的情况，则上述读取电压间的误差会导致读取错误。另一方面，由于本发明使读取容限增加，因此MR元件104间差异所导致的影响即使未能消除，也可大幅度的降低。结果，本发明实现一种更可靠的存储装置。

一写入操作可通过传送程序线(PL)114和位线(BL)112足够高的电流而达成。这些电流大小可选取为，个别电流所导致的磁场不会强到影响MR单元104(或是其他未显示的MR单元)的存储状态(理想上)，但两电流所导致磁场的组合(于MR元件104之处)足够使MR元件104的存储状态变换(也就是能变换铁磁性自由层53的磁矩)。在一写入操作期间，字线(WL)110是设定为与信号接地端V_SS相接。

图5是显示由存储单元102所组成的一MRAM阵列的范例布局的平面图。存储单元102乃安排为具有行和列的结构。在某一特定列内的每一存储单元102是通过一位线112彼此相连，而某一特定行内的每一存储单元102是通过一程序线114和一字线110彼此相连。

虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。

附图中符号的简单说明如下：

10：传统MRAM的存储单元阵列

12-19：存储单元

20-27：磁阻(MR)元件

30-37：晶体管

40-41：字线WL1-WL2

42-43：程序线PL1-PL2

45-48：位线BL1-BL4

50：磁性穿隧接面(MTJ)元件

52：上电极层

53：铁磁性自由层

54：间隔层

55：铁磁性固定层

56：反铁磁性钉扎层

57：下电极层

100：MRAM阵列的一部分

102：存储单元

104：磁阻(MR)元件

106：参考晶体管

108：放大晶体管

110：字线(WL)

112：位线(PL)

114：程序线(PL)

116：感测放大器

117：参考电路

120：行选取器

122：列选取器

VSS：信号接地端

VDD：预定电压

Claims (4)

1.一种磁性随机处理存储器装置，所述磁性随机处理存储器装置包括：

一存储单元，其包括一磁阻元件，一参考晶体管，以及一放大晶体管；

一感测放大器；

其中该磁阻元件包括一第一电极层与一第二电极层，

其中该参考晶体管包括一栅极、一漏极与一源极；

其中该参考晶体管的该栅极连接至一字线，该参考晶体管的该源极连接至一预定电压或一信号接地端，该参考晶体管的该漏极连接至该磁阻元件的第一电极层，

其中该放大晶体管包括一栅极、一漏极及一源极，该放大晶体管的栅极连接至该参考晶体管的漏极与该磁阻元件的该第一电极层，该放大晶体管的漏极连接至一程序线，而该放大晶体管的源极连接到一信号接地端，以及

其中该感测放大器连接至该放大晶体管的漏极。

2.根据权利要求1所述的磁性随机处理存储器装置，其特征在于，更包括一位线连接至该磁阻元件的第二电极层。

3.根据权利要求1所述的磁性随机处理存储器装置，其特征在于，该磁阻元件更包括一磁性穿隧接面，其中该磁性穿隧接面夹于该第一电极层与该第二电极层中间。

4.根据权利要求1所述的磁性随机处理存储器装置，其特征在于，更包括一位线连接至该磁阻元件的第二电极层，一字线连接至该参考晶体管的栅极，其中该位线以第一方向延伸，以及该程序线与该字线以一第二方向延伸，该第一方向与该第二方向是互相垂直的。

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