CN100498976C

CN100498976C - 快闪eeprom的过抹除修正方法及其电路

Info

Publication number: CN100498976C
Application number: CNB2004100592373A
Authority: CN
Inventors: 陈宗仁
Original assignee: Elite Semiconductor Memory Technology Inc
Current assignee: Elite Semiconductor Memory Technology Inc
Priority date: 2004-06-14
Filing date: 2004-06-14
Publication date: 2009-06-10
Anticipated expiration: 2024-06-14
Also published as: CN1713301A

Abstract

一种快闪EEPROM的过抹除修正方法及其电路，其在储存器阵列内的储存器晶胞于资料抹除后，对储存器晶胞做过抹除修正的方法，包括以下步骤：(a)选定漏电流超出临界值的第一位元线，并将与其耦接的储存器晶胞的闸极电压设定为一初始电压值；(b)在预设时限内，对选定的第一位元线施以一系列过抹除修正脉冲；(c)在预设时限内，检查第一位元线是否有超出临界值的漏电流；(d)若已超过预设时限后，第一位元线仍然有超出临界值的漏电流时，则提高闸极电压，并重复步骤(b)与(c)；以及(e)若在该预设时限内，检查出第一位元线的漏电流在临界值以下，则选定一第二位元线，并重复步骤(a)到(d)。

Description

快闪EEPROM的过抹除修正方法及其电路

技术领域

本发明是有关于一种集成电路(integrated circuit)储存器，且特别是有关于一种包括快闪储存器晶胞(flash memory cells)组成的阵列，以及为该些快闪储存器晶胞提供过抹除修正(overerase correction)的电路。

背景技术

图1所示的是一个典型的集成电路，其中包括快闪电性可抹除可程序化唯读储存器(flash electrically erasable programmable read-only memory，以下简称快闪EEPROM)阵列100，以及提供电路对快闪EEPROM阵列100内的储存器晶胞执行写入、抹除、读取和过抹除修正的电路。快闪EEPROM阵列100是由个别的晶胞(cell)组成，例如晶胞102。每个晶胞都有一个汲极(drain)耦接至位元线(bitline)，例如位元线104，且每条位元线都耦接至位元线交换电路106以及行解码器(column decoder)108。阵列中各晶胞的源极(source)彼此连接，并且耦接至共同源极信号(commonsource signal)VSL，而各晶胞的闸极(gate)则经由字元线(wordline)耦接至列解码器(row decoder)110。

列解码器110由电源供应器112接收电压信号，并且受处理器(processor)或状态机(state machine)114发出的列位址(row address)控制而将特殊电压信号分送到字元线。同样的，位元线交换电路106亦接收来自电源供应器112的电压信号，并且受处理器114发出的信号控制而将特定电压信号分送到位元线。而电源供应器112送出的电压，也受处理器114送出的信号控制。

行解码器108受来自处理器114的行位址信号(column address signal)控制，而将信号自位元线传送至感应放大器(sense amplifier)或比较器(comparator)116。电源供应器112提供电压给行解码器108以及全部位元线104。感应放大器116还接收来自参考阵列(reference array)118内的参考晶胞(reference cells)的信号。有了来自行解码器108与参考阵列118的信号输入，感应放大器116则提供信号来指示某条位元线与某条参考晶胞线(reference cell line)之间的状态，其中信号会透过资料闩(data latch)或缓冲区(buffer)120传送至处理器114。

为写入快闪储存器阵列100内的某个晶胞，电源供应器112会提供高电压的闸源极(gate-to-source)脉冲给该晶胞，同时该晶胞的源极必须接地。例如在写入过程中，会向一个晶胞送出多次大约10伏特的闸极电压脉冲，每次持续大约三到六微秒(microsecond)，同时晶胞的汲极电压保持在4.5伏特，且其源极接地。此汲极到源极的4.5伏特偏压会在汲极附近产生热电子(hot electrons)。从闸极-源极的高电压脉冲使热电子有机会克服通道(channel)与一薄介电层(dielectric layer)所形成的能量障壁(energy barrier)，而驱动热电子进入该晶胞的浮置闸极。这个写入程序，名为“热电子注射”(hot electron injection)，其提高该晶胞的临界电压(threshold voltage)，也就是使该晶胞进行传导所需的闸源极电压。

为抹除快闪储存器阵列100的某个晶胞，一般来说使用“福勒-诺汉穿隧”(Fowler-Nordheim tunneling)的程序，也就是连续施加高负值的闸源极电压脉冲，每次持续几个毫秒(millisecond)。例如在抹除过程中，可以对一个晶胞施加几次-10伏特的闸极电压脉冲，其中，晶胞的源极电压保持在5.5伏特，且其汲极浮置(floating)。这种高负值闸源极电压脉冲可降低其临界电压值，使电子得以凭穿隧效应离开储存器晶胞的浮置闸极。

在快闪储存器阵列中，通常一次抹除所有晶胞，其方法通常是对阵列内的每一晶胞(例如是快闪储存器阵列100)连续施加几次短暂的抹除脉冲，如前面所述。在每一次抹除脉冲之后都有一个抹除确认(erase verify)步骤，逐一检查阵列中每个储存器晶胞的临界电压是否高于某一特定值，例如是约3.0伏特，或者是该晶胞未完全抹除(undererased)。执行抹除确认时，若量测到电流，如上所述，也就是说临界电压值小于3伏特，则代表晶胞已经抹除。如果发现有未完全抹除的晶胞，通常会对整个阵列再提供一次抹除脉冲，直到该晶胞被抹除成功。在这样的抹除程序下，晶胞即使第一次就抹除成功，接下来也可能会受到重复几次抹除，最后其控制闸(control gate)的临界电压可能因此降低到0伏特以下。如果一个晶胞的临界电压被抹除到0.5伏特以下甚或是0伏特以下，即称为“过抹除”(overerased)。

过抹除的晶胞因为临界电压过低，在0伏特的闸源极电压之下也会产生漏电流(leakage current)。晶胞漏电会造成不可忽视的位元线电流，而导致读取与写入错误。因此，需要过抹除修正以减少前述的位元线电流。在过抹除修正时，在快闪储存器阵列100之中，耦接至同一条位元线的所有晶胞，都有相同的闸源极电压，且源极一律接地，汲极电压保持在大约5伏特。如此，热电子会被再注入浮置闸极，以提高该位元线上的晶胞的临界电压。

在写入过程中，一条位元线上的电流是由处于写入状态的晶胞的输出电流，以及同一位元线上其他未被选择的晶胞的输出电流所组成。一般来说，未被选择的晶胞的闸源极电压为接地准位。在过抹除修正时，一条位元线上的电流，是耦接至该位元线的全部晶胞的输出电流的总和。如果过抹除修正是由位元线执行，全部晶胞会有相同的闸源极电压。如果过抹除修正是由晶胞执行，受选择的晶胞的闸源极电压会和其他的晶胞不同。

在一个晶胞的浮置闸极储存一个资料位元(bit)，会经过前述的写入与抹除步骤。在写入状态后，晶胞的临界电压通常保持在约5.0伏特以上；而抹除后的晶胞，其临界电压通常被限制在约3.0伏特以下。如果想读取一个晶胞，控制闸极电压介于3.0伏特和6.5伏特之间，通常是5伏特。该5伏特的读取脉冲会被供给到一个阵列晶胞的闸极，以及参考阵列118当中一个临界电压接近3.5伏特的晶胞。在阵列100当中的已写入的晶胞，其临界电压大于5.0伏特，其输出电流会小于该临界值3.5伏特的参考晶胞所供给的电流，以表示该储存器晶胞已写入资料。在阵列100中的已抹除资料的晶胞，其临界电压低于3.0伏特，其输出电流会大于该临界值3.5伏特的参考晶胞所供给的电流，以表示该储存器晶胞已经抹除。在确认写入或抹除时，读取电压同样会输入到储存器阵列的一个晶胞以及参考阵列118的一个晶胞。用于确认写入时，使用临界值5.0伏特的参考晶胞做比较；用于确认抹除时，使用临界值3.0伏特的参考晶胞做比较。

晶胞被过抹除不是好事，因为它们会在写入或读取过程中产生漏电流。例如，在写入或读取时，只有一条字元线会有正电压，而其他字元线通常接地。在字元线接地或电压0伏特的状况时，临界电压低于0.5伏特左右的晶胞会产生晶胞漏电流。一条位元线可能耦接至多达512个晶胞，假如每个晶胞都产生小量的漏电流，全部加起来的总电流就不容忽视。如果过抹除的晶胞在次临界区(sub-threshold region)运作，加上高温，漏电流会放大一个等级以上。在写入过程中一旦出现漏电流，可能会使提供位元线电力的电源供应器发生过载的情况。同样的，在读取过程中，位元线上的漏电流可能会造成读取错误。

为了避免过抹除，含有快闪储存器晶胞的集成电路的制造厂商会提供过抹除的修正机制，通常是对过抹除的晶胞做过抹除修正，并且提高它们的临界电压到一个下限。在抹除后收敛临界电压，可避免来自过抹除晶胞的漏电流造成写入或读取错误。Cleveland等人所提出的美国专利第5,642,311号，提出一种电路用于感测过抹除晶胞并施以程序化脉冲，使其临界电压回升到可接受值。Cleveland等人的电路在发出过抹除修正脉冲时，使用接地准位做为字元线电压，5伏特做为位元线电压。该方法在位元线漏电流增加时，不能提供足够的位元线电压。图2为一电路图，其显示一位元线104、一储存器晶胞102、以及隶属它们的写入电路。如果电源电压VCC低于5伏特，例如3伏特或更低时，就要在写入或过抹除修正中，利用电荷泵(charge pumping)将位元线电压VBL提高到3伏特以上。电荷泵(charge pump)通常用在小电力装置，例如靠电池驱动的笔记型电脑，其中的快闪储存器阵列的3伏特电路装置。为了过抹除修正的效率，电荷泵必须能承受位元线漏电流。图2所示在过抹除修正时，电流I从P型金氧半场效晶体管(metal-oxide-semiconductor field-effect transistor，即MOSFET)QP0通过位元线104进入晶胞102的路径。VDQ1是电荷泵电路的输出。如果VCC够高，就不需要电荷泵电路。VDQ2是稳定后(regulated)的电压，也是在过抹除修正时的位元线电压标准。VR是能隙(bandgap)参考电压，输入给差动放大器(differential amplifier)122，后者将VDQ2转化为VR*((Ra+Rb)/Ra)，因为VD＝VR而且VD＝VDQ2*(Ra/(Ra+Rb))。如果位元线漏电流大过电荷泵电流，VDQ1与VDQ2会降到标准值以下，而降低过抹除修正的效率。位元交换器(bitswitch)124会受行解码器选择，以打开从VDQ2到受选择的位元线104的路径。在图2中，位元交换器124包括传送晶体管(pass transistor)Qbs0、Qbs1和Qbs2。每通过一个过场晶体管，电压就会下降，而让VBL更加低于标准值，使得VBL等于VDQ2-(I*Req)，其中Req是位元交换器124与P型金氧半场效晶体管QPL[n]的等效电阻(equivalent resistance)，而I是位元线电流。P型金氧半场效晶体管QPL[n]是I/O交换晶体管，耦接至共用一个I/O的复数个位元线，作用是在写入资料时选择相关的I/O的一组位元线。位元交换器124两端的降压，会随位元线104的电流增加而增加。

Bill等人提出的美国专利第6,046,932号提出解决前述Cleveland等人的专利案问题的方案。其将一个电阻串联于储存器晶胞的源极与接地(ground)之间。如此，漏电流会提高源极电压，且由自动发生的本体效应(body effect)强迫未受选择的晶胞拥有较低的漏电流。这方法用于写入和过抹除修正。汲源极电压(drain to source voltage)将低于VDQ2。为提高过抹除修正与写入的效率，VDQ2会保持在较高的目标值，以维持足够高的汲源极电压。然而，当位元线漏电流下降时，该电阻两端的压降也随的减少，汲源极电压就会升高，且趋近于VDQ2。汲源极电压的变化可能多达1伏特。此时，汲源极电压可能过高，其中由于产生了更多热电洞(hot hole)，而损害储存器晶胞的硅-二氧化硅介面(Si-SiO₂ interface)。结果是写入与抹除的可靠度逐渐降低。

因此，我们需要一种方法与电路，能在进行过抹除修正时，控制位元线电流，并提高过抹除修正的效率。

发明内容

本发明的目的是提供一种方法，其在一个储存器阵列的内的储存器晶胞经过抹除之后，做过抹除修正，该方法包括下列步骤：(a)选定漏电流超出临界值的第一位元线，并将与其耦接的储存器晶胞的闸极电压设定为一初始电压值；(b)在预设时限内，对选定的第一位元线施以一系列过抹除修正脉冲；(c)在预设时限内，检查第一位元线是否有超出临界值的漏电流；(d)若超过预设时限后，第一位元线仍然有超出临界值的漏电流时，则提高闸极电压，并重复步骤(b)与(c)；以及(e)若在该预设时限内，检查出第一位元线的漏电流在临界值以下，则选定一第二位元线，并重复步骤(a)到(d)。

附图说明

为让本发明的上述和其他目的、特征和优点能更明显易懂，下面特举一较佳实施例，并配合附图，作详细说明如下。

图1是一个公知技术的实施例，即一个集成电路，包括一个快闪EEPROM储存器阵列，以及负责于该阵列中写入资料、抹除资料、读取资料与修正过抹除的电路。

图2是储存器阵列中的一条位元线，包括负责写入与过抹除修正的电路。

图3是做为范例的过抹除修正方法的流程图。

图4是在过抹除修正时，提供字元线电压给储存器晶胞的电路的一个实施例。

具体实施方式

在本发明中，是提供用于储存器阵列(memory array)中的储存器晶胞(memory cell)做过抹除修正(overerase correction)的方法。在一实施方式中，储存器阵列包括快闪储存器晶胞(flash memory cell)。该方法能在过抹除修正时，控制通过位元线(bit line)的电流，以在修正过程中保持适当的位元线电压。

图3的流程图是本发明的一个实施例。在步骤300中，其开始作过抹除修正演算法。该演算法较适合用于同一储存器阵列中复数个位元线，且在一实施例中，过抹除修正用在受选择的I/O上，且是用在选定的位元线上。因此，在步骤302中，行解码器(column decoder)的行位址(columnaddress)会对应到储存器阵列中各I/O对应的第一条受选定的位元线，由此选定接受过抹除修正的第一位元线。如图3所示，一个旗标(flag)(或其他指示物)会被设定对应到一个初始电压，此电压施加于受选定的位元线的每个储存器晶胞的字元线(word line)上。初始电压和接下来使用的电压(后述)数值为根据储存器阵列与其储存器晶胞的设计而定。在一实施例中，字元线电压的初始值是设定为负值，然后每次加上一个正值，直到最大值为止。在一实施例中，该初始电压是-2.0伏特，每次递增0.5伏特，总共有四次，直到最大值0伏特。不过要注意的是，在过抹除修正时，如何选择字元线电压值，必须依照储存器晶胞的特性而定。递增步骤随同步骤320在后面有详细解释。

在步骤304中，字元线电压WL被设定为一确认电压，以判断受选定的位元线中是否有过抹除的晶胞，也就是说，位元线的漏电流(leakagecurrent)是否超出预设的临界值。确认电压可设定为0伏特或更高，以保证位元线的漏电流够小。在步骤306中，其判断被选定的位元线是否有任何过抹除的晶胞。这个步骤会测试位元线的总漏电流。确认步骤的做法是将字元线接地，用约1.0伏特加到被选定的位元线，然后感测位元线电流。如果位元线电流超出预设值，表示至少有一个耦接至位元线的晶胞已经过抹除，而且有漏电流。如果位元线没有过抹除的晶胞，在步骤310中，将检查行位址以判断在储存器阵列中，欲作过抹除修正的储存器阵列或区段中对应到最后一条位元线的行位址是否已经到达。如果最后的行位址已经到达，即表示全部的位元线已经作过过抹除修正的程序，则过抹除的修正程序就在步骤314结束。在步骤310中，如果尚未到达最大行位址，则行位址会递增到下一行，过抹除修正的电压旗标会重设到初始值(步骤312)。在步骤306中，接著对下一条被选定的位元线作重复过抹除确认。

如果在步骤306认定目前的位元线有“漏电”，也就是在进行确认时漏电流大于参考晶胞(reference cell)电流设定的临界值，该方法会检查过抹除修正的第一阶段是否已经超过时间限制(步骤316)。位元线的漏电流可能来自一个或少数几个严重过抹除的晶胞，也可能来自多个轻微过抹除的晶胞，或来自两者的组合。在本实施例中，为了使过抹除修正所施加的每个字元线电压，都对应到一个过抹除修正的“阶段”。在一实施例中，每个阶段大约持续20到100毫秒(millisecond)，且较合适的时间是大约50毫秒。在每一阶段都会启动计时电路里面的一个计时器(timer)，例如可在每一阶段施加第一个过抹除修正脉冲时启动(步骤308)。在步骤316中，如果时限未过，则受选定位元线的储存器晶胞的汲极(drain)会接受一道过抹除修正脉冲(步骤308)，此时每个晶胞的字元线电压会被设定为由字元线电压旗标来确认的字元线电压。此时限可以是一段预设时间，或预设数量的脉冲，甚至两者的组合。举例而言，除了检查时限是否超过，该方法也能检查施加的过抹除修正脉冲数量，例如一个阶段的时限可以包括五个脉冲。在本实施例中，“预设时限”可以是一段预设的时间，或预设的脉冲数量。在这个过抹除修正演算法的第一阶段，字元线电压是设定为初始电压值(例如-2.0伏特)。

在一实施例中，步骤308的过抹除修正脉冲持续大约0.5到2.0毫秒，且较合适的时间是大约1.0毫秒。

在步骤308中，于发出一道脉冲之后，会将字元线电压设定为确认电压(步骤304)，然后步骤306会测试位元线是否有过抹除的晶胞。整体而言，在预设时限内可发出的全部脉冲称为“脉冲系列”(series of pulses)。如果位元线被认定没有漏电，该演算法就前进到步骤310，细节如前所述。如果位元线仍有漏电(也就是说步骤308尚不足以修正过抹除状况)，步骤316会再度检查计时器。如果计时器尚未逾时，在步骤308中会发出下一道过抹除修正脉冲或脉冲系列，此时字元线电压同样被设定为由字元线电压旗标来确认字元线电压。这个回圈(步骤316、308、304、306)会一直重复，直到确定位元线没有漏电(步骤306)或时限已过(步骤316)。在步骤316中，如果超过时限，在步骤318中就会检查是否已经到达最大字元线电压，也就是说，字元线电压旗标是否已经设定为可允许的最大字元线电压值。

如果在步骤318中已经到达可允许的最大字元线电压，在步骤322中就会设定错误旗标，以表示位元线还有至少一个过抹除的晶胞，而且过抹除修正演算法已经完成。举例而言，受到严重过抹除的晶胞可能无法修正。每一条位元线都有受行解码器驱动的位元交换器(bit switch)。这些位元交换器的晶体管大小是有限的。如果位元线的漏电流太大，这些位元交换器造成的电压降就不可忽视，而汲源极电压(drain-to-source voltage)亦随之降低，使得过抹除修正的效率下降，造成失败。

在步骤318中，如果字元线电压还没达到最大值，步骤320中会递增字元线电压旗标，以指出次高的字元线电压值。举例来说，如前面叙述，过抹除修正时的初始字元线电压是-2.0伏特，然后每次增加0.5伏特，直到最大值为0伏特。在本实施例中，在步骤320中，第一次会将字元线电压旗标递增到表示-1.5伏特，计时器也会在清除后重新启动开始计时。在步骤308中，即执行过抹除修正，也就是说，由将一道过抹除修正脉冲或脉冲系列施加在受选定的位元线的储存器晶胞的汲极，将字元线电压设定为字元线电压旗标指示的数值。然后确认程序(步骤304和306)和图3的其他步骤就依照前面描述的执行。

图3的演算法在侦测到位元线上有过抹除的晶胞时，可将受选定的位元线的临界电压(threshold voltage)收敛到可接受范围，同时避免位元线上出现过大的总漏电流。此外，因为储存器晶胞的过抹除状态的检查时间，是在每次递增字元线电压的前的每一次过抹除修正脉冲之后，本演算法可避免使用过多或不必要的脉冲，以提供节省时间与能源的高效率过抹除修正方法，同时仍然可在必要时递增字元线电压。

如前面所述，本发明提供一种在储存器晶胞的资料抹除之后，对储存器阵列的内的储存器晶胞做过抹除修正的方法与结构，包括以下步骤：(a)选定第一条漏电位元线，并将与其耦接的储存器晶胞的闸极电压设定为一初始电压值；(b)在预设时限内，对选定的位元线施以一系列过抹除修正脉冲；(c)在预设时限内，检查位元线是否有漏电；(d)若预设时限已过，位元线仍然有漏电时，则提高闸极电压，并重复步骤(b)与(c)；以及(e)若在预设时限内检查出位元线没有漏电时，则选定下一条位元线，并重复步骤(a)到(d)。

现在请参照图4，电路400的作用是在过抹除修正时提供字元线电压给储存器晶胞。图4的字元线电压以VNG(WL)表示。电路400的设计是一开始供应负值的初始字元线电压，然后配合图3所示的过抹除修正演算法，视需要递增正值。当然，也可以用其他电路提供这种步进式字元线电压。例如可调式电阻梯(tunable resistance ladder)406可以置换成其他可调式电阻电路。电路400包括电荷泵电路402以产生负电压VNG。能隙参考电压VR是由一个能隙参考电路产生(未绘示)。电压VR可以在乘上数倍(multiply)后输入差动放大器(differential amplifier)。电压fVR就是乘上f倍的参考电压VR，先通过第一个电阻分割器(resistance divider)406，然后被输入差动放大器，在图4标示为比较器404。“f”的数值随电路设计而异，在一实施例中大约是1到3之间，且较合适的数值是2。电压gVR是乘上g倍的参考电压VR，先通过第二个电阻分割器408，然后被输入比较器404。“g”的数值随电路设计而异，在一实施例中大约是1到3之间，且较合适的数值是2。在一实施例中，fVR与gVR是由稳压电路(voltageregulator circuit)产生，而VR设定为1.2伏特左右。

比较器404有两个输入电压，VRN(第一个电阻分割器406的输出)和VD(第二个电阻分割器408的输出)。电压VRN由信号F[0:n]决定，其中每个信号都对应到前述的一个字元线电压旗标。VRN的值等于fVR*R1[k]/(R1[k]+R2[k])，其中“k”是0到n的一个数字，对应到前述的一个过抹除修正阶段。当VD和VRN处于稳压状态时，两者保持相同，也就是说，假如VD不等于VRN，图4的电路会迫使VD等于VRN。VD等于(gVR-VNG)*(Rb/(Ra+Rb))+VNG。在一实施例中，允许负偏压(bias)VNG用于电阻Ra与Rb，其中，电阻Ra与Rb是由长条状的复晶硅(polysilicon)或p+扩散区(diffusion region)构成。围绕p+扩散区的N井(N-well)应该接上gVR或更高的电压。

图4的实施例中，在任何一个过抹除修正阶段，F[0:n]当中只有一个信号(例如F[k])是有效的。在一实施例中，F[0:n]对应到字元线电压旗标，并且可由移位暂存器(shift register)产生或供应。过抹除修正过程中，可用的递增字元线电压数量为n+1。图4的实施例中，在过抹除修正的第一阶段，也就是字元线电压将要设定为初始值时，将F[0]设定为逻辑值1(logical one)，F[1]到F[n]则设定为逻辑上值0(logical zero)。当F[0]被设定为逻辑上的1时，耦接至F[0]的开关晶体管410和412处于开启状态，而其他开关晶体管410和412都处于关闭状态，由此让电压fVR通过包括电阻R1[0]与R2[0]的电阻电路，到达比较器404的正接点。在第二阶段(也就在第一阶段过了之后)，F[0]、F[2]到F[n]皆被设定为是0，而F[1]设定为1，直到过了第二阶段(步骤316)或过抹除修正已经过确认(步骤306)。当F[1]被设定为逻辑值1，而其他信号都设为逻辑值0时，耦接至F[1]的开关晶体管410和412处于开启状态，而其他开关晶体管410和412都处于关闭状态，由此让电压fVR通过包括电阻R1[1]与R2[1]的电阻电路，到达比较器404的正接点。在过抹除修正的最后阶段，也就是字元线电压被设定为最大值之时(前提是对同一条位元线，前几个过抹除修正阶段都还不够)，F[n]是设定为逻辑值1，F[0]到F[n-1]则设定为逻辑值0。如前所述，在本实施例中过抹除修正总共有n+1个阶段。当某一阶段对应的开关晶体管410和412受信号F[0:n]触发，将选定一个对应的R1[0:n]和R2[0:n]提供电压VRN，进而迫使电压VD产生适合该阶段的字元线电压VNG(WL)(例如一实施例中的-2.0伏特、-1.5伏特、-1.0伏特、-0.5伏特或0伏特)。

如前所述，电路400迫使VD等于VRN。由于VRN耦接至差动放大器404的正接点，当VRN大于VD时放大器404会输出高电压。这意味着VNG的负值过大，漏电路径(leakage path)414会打开以拉高VNG，使VD与VRN相等。在一实施例中，漏电路径414是由P型金氧半场效晶体管(metal-oxide-semiconductor field-effect transistor，即MOSFET)及/或三重井(triple well)N型金氧半场效晶体管串联组成。当VRN小于VD时，差动放大器会输出低电压。这意味着VNG的正值过大时，漏电路径会关闭以降低VNG，而使VD与VRN相等。

因为电路400迫使VRN＝VD，所以可知(R1[k]/(R1[k]+R2[k]))*fVR＝(Rb/(Ra+Rb))*(gVR-VNG)+VNG。因此电压VNG等于(((R1[k]/(R1[k]+R2[k]))*fVR)-(Rb/(Ra+Rb))*gVR)*(Ra+Rb)/Ra。设计者可选择阶段的数量(由此指定n)和每一阶段的VNG数值，以指定并求出VR、Ra、Rb、R1[0:n]以及R2[0:n]。因此电路400有很大的设计弹性。

以下是选择fVR、gVR与R1[k]/(R1[k]+R2[k])的范例，其中Ra/(Ra+Rb)＝0.25，n＝4。下表的电压单位皆为“伏特”。

K	VNG	gVR	VD	fVR	R1[k]/(R1[k]+R2[k])
K	VNG	gVR	VD	fVR	R1[k]/(R1[k]+R2[k])	0	0V	2V	1.5V	2V	0.75
1	-0.5V	2V	1.375V	2V	0.6875	0	0V	2V	1.5V	2V	0.75
1	-0.5V	2V	1.375V	2V	0.6875	2	-1V	2V	1.25V	2V	0.625
3	-1.5V	2V	1.125V	2V	0.5625	2	-1V	2V	1.25V	2V	0.625
3	-1.5V	2V	1.125V	2V	0.5625	4	-2V	2V	1V	2V	0.5

如前面所述，本发明提供一种在储存器晶胞的资料抹除之后，对储存器阵列的内的储存器晶胞做过抹除修正的方法与结构，包括以下步骤：(a)选定第一条漏位元线，并将与其耦接的储存器晶胞的闸极电压设定为一初始电压值；(b)在预设时限内，对选定的位元线施以一系列过抹除修正脉冲；(c)在预设时限内，检查位元线是否有漏电；(d)若预设时限已过，位元线仍然有漏电时，则提高闸极电压，并重复步骤(b)与(c)；以及(e)若在预设时限内检查出位元线没有漏电时，则选定下一条位元线，并重复步骤(a)到(d)。

本发明的另一目的是提供一种半导体装置，其包括一个储存器阵列，阵列则包括复数个储存器晶胞，并通过复数个位元线互相连接，此半导体装置包括抹除储存器晶胞之后，为这些储存器晶胞作过抹除修正的电路。在一实施例中，此电路包括(a)一种选定漏电流超出临界值的第一位元线，并将与第一位元线耦接至的这些储存器晶胞的一闸极电压设定为初始电压值的电路。举例而言，闸极电压设定装置可以包括一个稳定后的电压源(regulated voltage source)，此电压源由一个代表过抹除修正所需的初始闸极电压的旗标或其他指示物控制。此电路也可包括(b)一种在预设时限内，对选定的第一位元线施加一系列过抹除修正脉冲的电路。过抹除修正脉冲施加装置可包括一电压源，以输出合适的过抹除修正脉冲电压至位元线，以及控制脉冲长度的计时电路。过抹除修正电路亦包括(c)一种在预设时限内，检查第一位元线是否有漏电流超出临界值的电路。在本实施例中，修正电路亦包括(d)一种在预设时限后第一位元线仍然漏电流超出临界值时，即提高闸极电压，并且包括电路(b)与(c)的电路。举例而言，提高电压装置可包括如图4所示的稳定电压源，电压源接受一个控制信号，指出位元线是否在预设时限后仍然有漏电。最后，在本实施例中的该过抹除修正电路可包括(e)一种在预设时限内检查出第一位元线漏电流低于临界值时，选定第二条位元线，并包括电路(a)到(d)的电路。在一实施例中，选定与重复装置可包括上述的装置(a)到(d)、检查位元线的过抹除状态的确认电路、一个用来储存与递增该储存器阵列中需要过抹除修正的位元线的行位址的暂存器(register)、以及用来选定这些位元线的行位址选择电路。

上述的方法与电路可控制过抹除修正过程中流经位元线的电流，并且保持位元线电压稳定，以提高过抹除修正效率。在一实施例中，在过抹除修正时，一开始使用负值的闸极电压可大幅降低漏电流。因为闸极电压是负值，只要是临界电压高于该负值的闸极电压，即使过抹除的储存器晶胞也不会导通电流。一旦漏电的过抹除晶胞数量减少，收敛所需的电流也随之减少。如果在收敛临界电压时，位元线电压需要电荷泵来(charge pump)维持，以提高集成电路的VCC电压，例如在省电装置中，前面的做法就有特别的好处。再者，在提高字元线电压到下一级之前，在每次过抹除修正脉冲或一定数量的脉冲之后，检查受选定的位元线的储存器晶胞的过抹除状态，可避免施加无必要或过多的脉冲，提供节省时间与能源的过抹除修正方法，而且必要时仍然可递增字元线电压。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视申请的专利范围所界定的为准。

Claims

1.一种过抹除修正的方法，其适用于在一储存器阵列内的一储存器晶胞被抹除之后，该方法包括以下步骤：

(a)选定漏电流超出一临界值的一第一位元线，并将与该第一位元线耦接的该储存器晶胞的一闸极电压设定为一初始电压值；

(b)在一预设时限内，对选定的该第一位元线施以一系列过抹除修正脉冲；

(c)在该预设时限内，检查该第一位元线是否有超出该临界值的漏电流；

(d)若该预设时限已过，该第一位元线仍然有超出该临界值的漏电流时，则提高该闸极电压，并重复步骤(b)与(c)；以及

(e)若在该预设时限内，检查出该第一位元线的漏电流在该临界值以下，则选定下一条位元线，重复步骤(a)到(d)。

2.如权利要求1所述的过抹除修正的方法，其特征在于，其中该预设时限在20与100毫秒之间。

3.如权利要求1所述的过抹除修正的方法，其特征在于，其中该系列过抹除修正脉冲之中的每一个过抹除修正脉冲的施加时间为0.5至2.0毫秒。

4.如权利要求1所述的过抹除修正的方法，其特征在于，其中步骤(c)包括下列步骤：

在每一过抹除修正脉冲之后，即检查该第一位元线是否有超出该临界值的漏电流。

5.如权利要求1所述的过抹除修正的方法，其特征在于，还包括若该闸极电压已经到达最大闸极电压值时，即设定一错误旗标。

6.如权利要求1所述的过抹除修正的方法，其特征在于，其中该初始电压值为一负值电压。

7.如权利要求6所述的过抹除修正的方法，其中该初始电压值为-2.0伏特，而且步骤(d)包括以每次0.5伏特正向递增该闸极电压。

8.一种半导体装置，包括一储存器阵列，该储存器阵列包括复数个储存器晶胞，且通过复数个位元线互相连接，该半导体装置包括在抹除该些储存器晶胞之后，为该些储存器晶胞作过抹除修正的一电路，该电路包括：

(a)一种选定漏电流超出一临界值的一第一位元线，并将与该第一位元线耦接至的该些储存器晶胞的一闸极电压设定为一初始电压值的电路；

(b)一种在一预设时限内，对选定的该第一位元线施加一系列过抹除修正脉冲的电路；

(c)一种在该预设时限内，检查该第一位元线有漏电流超出该临界值与否的电路；

(d)一种在该预设时限后该第一位元线仍然漏电流超出该临界值时，即提高该闸极电压，并且包括电路(b)与(c)的电路；以及

(e)一种在该预设时限内检查出该第一位元线漏电流低于该临界值时，选定第二条位元线，并包括电路(a)到(d)的电路。

9.如权利要求8所述的装置，其特征在于，其中该预设时限在20与100毫秒之间。

10.如权利要求8所述的半导体装置，其特征在于，其中该系列过抹除修正脉冲之中的每一个过抹除修正脉冲的施加时间为0.5至2.0毫秒。

11.如权利要求8所述的半导体装置，其特征在于，其中电路(c)包括一种在每次过抹除修正脉冲之后，检查该第一位元线有超出该临界值的漏电流与否的电路。

12.如权利要求8所述的半导体装置，其特征在于，还包括一种在该闸极电压已经到达最大闸极电压值时，即设定一错误旗标的电路。

13.如权利要求8所述的半导体装置，其特征在于，其中该初始电压值为一负值电压。

14.如权利要求13所述的半导体装置，其特征在于，其中该初始电压值为-2.0伏特，而且电路(d)包括一种以每次0.5伏特正向递增该闸极电压的电路。

15.如权利要求13所述的半导体装置，其特征在于，还包括一种以正向递增该闸极电压到最大闸极电压值的电路。

16.如权利要求15所述的半导体装置，其特征在于，其中该递增装置包括：

一比较器，该比较器包括：

一第一电压输入端，耦接至一可调式电阻电路，该可调式电阻电路受一字元线电压控制信号影响；以及

一第二电压输入端，耦接至一第二电阻电路；该第二电阻电路耦接至一电压源，用以提供该字元线电压，

其中该比较器的输出信号控制该电压源的输出信号，且该电压源受该第一电压输入端的一电压信号所影响。

17.如权利要求16所述的半导体装置，其特征在于，其中该比较器的输出端通过一漏电路径耦接至该电压源的一输出端。

18.如权利要求8所述的半导体装置，其特征在于，其中该储存器阵列为一快闪储存器阵列。

19.一种过抹除修正的方法，其适用于在一储存器阵列内的一储存器晶胞被抹除之后，该方法包括以下步骤：

(c)在该预设时限内，在该系列过抹除修正脉冲之中的每一个过抹除修正脉冲之后，检查该位元线有超出该临界值的漏电流与否；

(e)如果在该预设时限内，检查出该第一位元线的漏电流在该临界值以下，则选定下一条位元线，重复步骤(a)到(d)。

20.如权利要求19所述的过抹除修正的方法，其特征在于，其中该预设时限在20到100毫秒之间，而且其中该系列过抹除修正脉冲之中的每个过抹除修正脉冲的施加时间为0.5至2.0毫秒。

21.如权利要求20所述的过抹除修正的方法，其特征在于，其中该初始电压值为-2.0伏特，而且步骤(d)包括以每次0.5伏特正向递增该闸极电压。

22.如权利要求21所述的过抹除修正的方法，其特征在于，还包括检查该闸极电压到达一最大闸极电压值与否。

23.如权利要求22所述的过抹除修正的方法，其特征在于，其中该最大闸极电压值为0伏特。

24.一种半导体装置，包括一储存器阵列，该储存器阵列包括复数个储存器晶胞，且通过复数个位元线互相连接，该半导体装置包括在抹除该些储存器晶胞之后，为该些储存器晶胞作过抹除修正的一电路，该电路包括：

在一预设期限内供给一过抹除修正脉冲的一电源；

在该预设时限内检查的一受选定位元线超出一临界值的漏电流的一过抹除确认电路；

一闸极电压源，该闸极电压源受一闸极电压控制信号影响，该闸极电压控制信号代表复数个闸极电压其中之一，在发出该些过抹除修正脉冲时，该些闸极电压被施加在该受选定位元线的该些储存器晶胞；以及

一个位元线选择电路，该位元线选择电路受一位线选择控制信号影响，该位线选择控制信号指出在该预设时限内，该受选定位元线是否有超出该临界值的漏电流。

25.一种过抹除修正的方法，其适用于在一储存器阵列内的一储存器晶胞被抹除之后，该方法包括以下步骤：

(a)选定含有一过抹除储存器晶胞的第一位元线，并将与其耦接至的该储存器晶胞的一闸极电压设定为一初始电压值；

(b)在预设时限内，对选定的该第一位元线施以一系列过抹除修正脉冲；

(c)在该预设时限内，检查该第一位元线含有该过抹除储存器晶胞与否；

(d)如果该预设时限已过，该位元线仍然含有该过抹除储存器晶胞时，即提高该闸极电压，并重复步骤(b)与(c)；以及

(e)如果在该预设时限内，检查出该第一位元线未含包括过抹除储存器晶胞，就选定下一条位元线，重复步骤(a)到(d)。