CN100498688C - 采用模拟和数字校正电路的用于均匀和高斯型离差的硬件生成器 - Google Patents
采用模拟和数字校正电路的用于均匀和高斯型离差的硬件生成器 Download PDFInfo
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Abstract
一种硬件随机数生成器(RNG)(10)包括：熵源(12)，用于提供包括连续的第一状态和第二状态的比特的输入比特流(DIS)；以及第一数字校正器电路(28)。第一电路被配置为根据第一方案根据比特流中的两个连续比特提供输出比特流(34)的输出比特，以输出比特流(34)中的比特彼此独立。串联的第二数字校正器电路(28)确保输出比特流中的比特还是无偏的，以便输出比特流是真随机的。连接到第一校正器或第二校正器的输出端的高斯型校正器40根据输出比特流(34)生成具有标准高斯型离差的字。
Description
技术领域
本发明涉及随机数生成器(RNG)，尤其涉及用于在输出端生成一连串连续的第一和第二状态的真随机比特和/或具有高斯型分布的真随机数的硬件RNG。
软件和硬件随机数生成器都是本领域中已知的。已知的软件生成器的输出信号不是真随机的，而是伪随机的，并且这些生成器一般慢于硬件生成器。某些已知的硬件RNG包括量子力学光学器件，既昂贵、笨重又难以实现。其他硬件RNG的输出并不展现从统计上来说真正随机的特性。在此说明书，术语“真随机”被用于表示这样一个元素集合，其中元素彼此独立并且同分布。
发明目的
因此，本发明的一个目的是提供一种硬件随机数生成器和一种生成随机数的方法，申请人相信利用这种生成器和方法至少可以缓和上述缺点。
发明内容
根据本发明，提供了一种硬件随机数生成器(RNG)，包括：
- 熵源，用于提供包括连续的第一状态和第二状态的比特的输入比特流；
- 第一数字校正器，其包括第一输入端和第一输出端
- 校正器被配置为根据第一方案在第一输出端处根据输入比特流中的两个连续比特提供第一输出比特流的输出比特，其中第一状态的第一比特和第一状态的第二比特产生第三状态的输出比特，并且其中第一状态的第一比特和第二状态的第二比特产生第四状态的输出比特，其中第三和第四状态是彼此的逆，并且其中第三状态等于第一状态和第二状态之一，从而确保校正器的第一输出端处的输出比特流中的连续比特彼此独立。
第一校正器的第一输出端最好连接到第二数字校正器的第一输入端，第二数字校正器包括第一输出端，并被配置为根据第二方案在第一输出端处根据第二校正器的第一输入端处的两个连续比特提供第二输出比特流的输出比特，其中第一状态的第一比特和第二状态的第二比特产生第三状态的输出比特，并且其中第二状态的第一一比特和第一状态的第二比特产生第四状态的输出比特，其中第三和第四状态是彼此的逆，并且其中第三状态等于第一状态和第二状态之一，从而确保第二输出比特流中的连续比特既彼此独立又无偏，从而是真随机的。
熵源可包括白噪声生成元件，该白噪声生成元件具有第一输出端，该第一输出端连接到具有输出端和截止频率f0的模拟高通放大器的输入端。
高通滤波器的输出端可连接到具有输出端的电压电平鉴别器电路的输入端。
电平鉴别器电路的输出端可连接到触发器的第一输入端，以在其输出端处生成输入比特流。
在电压电平鉴别电路的输入端处可提供模拟电压电平补偿电路。该补偿电路可包括RC电路，该RC电路的RC时间常数短于1/f0。
RNG可包括高斯型生成器，该高斯型生成器包括连接到第一数字校正器的第一输出端或第二数字校正器的第一输出端的输入端，该生成器包括加法器装置，用于生成从校正器接收到的各自具有i个连续比特的j个字的和；减法器装置，用于得出和与和的均值之间的差；以及除法器装置，用于用所述差除以标准差，从而在高斯型生成器的输出端处生成高斯型离差(deviate)。
根据本发明的另一个方面，提供了一种生成随机比特流的方法，该方法包括以下步骤。
- 利用熵源，该熵源用于提供包括连续的第一状态和第二状态的比特的输入比特流；
- 利用第一数字校正器，该第一数字校正器包括第一输入端和第一输出端，以便根据第一方案在第一输出端处根据输入比特流中的两个连续比特提供第一输出比特流的输出比特，其中第一状态的第一比特和第一状态的第二比特产生第三状态的输出比特，并且其中第一状态的第一比特和第二状态的第二比特产生第四状态的输出比特，其中第三和第四状态是彼此的逆，并且其中第三状态等于第一状态和第二状态之一，从而确保校正器的输出端处的输出比特流中的连续比特彼此独立。
该方法还可包括利用与第一校正器串联的包括输入端和输出端的第二数字校正器的步骤，其中第二校正器被用于根据第二方案在所述输出端处根据第二校正器的所述输入端处的两个连续比特提供第二输出比特流的输出比特，其中第一状态的第一比特和第二状态的第二比特产生第三状态的输出比特，并且其中第二状态的第一比特和第一状态的第二比特产生第四状态的输出比特，其中第三和第四状态是彼此的逆，并且其中第三状态等于第一状态和第二状态之一，从而确保第二输出比特流中的连续比特既彼此独立又无偏。
附图说明
现将参考附图仅以示例方式进一步描述本发明，附图中：
图1是根据本发明的硬件随机数生成器(RNG)的框图；
图2(a)、2(b)和2(c)是图1的点2(a)、2(b)和2(c)处的信号的时间波形；
图3是图1中的RGN的第一数字校正器电路形成部分的一个实施例的逻辑图；
图4(a)、4(b)、4(c)、4(d)、4(e)和4(f)是图3的点4(a)、4(b)、4(c)、4(d)、4(e)和4(f)处的信号的时间波形；
图5是图中的RGN的第二数字校正器电路形成部分的一个实施例的逻辑图；
图6(a)、6(b)、6(c)、6(d)、6(e)和6(f)是图5的点6(a)、6(b)、6(c)、6(d)、6(e)和6(f)处的信号的时间波形；
图7是串联的第一和第二数字校正器电路的逻辑图；以及
图8(a)、6(b)、6(c)、 6(d)、6(e)、6(f)、8(g)、 8(h)、8(i)和8(j)是图7的点8(a)、6(b)、6(c)、6(d)、6(e)、6(f)、8(g)、8(h)、8(i)和8(j)处的信号的时间波形；
图9是根据本发明的RNG的高级框图。
具体实施方式
根据本发明的硬件随机数生成器(RNG)一般由图1中的标号10表示。
RNG 10包括生成宽带宽模拟输出信号14的熵源12。熵源可包括用于生成随机或白噪声的热噪声元件，例如半导体结、电阻器或雪崩噪声生成器。该元件连接到高通放大器16，该高通放大器具有截止频率f0，并且提供放大后的输出信号18。
放大器连接到模拟控制电路20，该模拟控制电路用于控制已知的反相鉴别器22的鉴别电平。在鉴别器的输出端处提供了平均频率为<f>的模拟信号。电路20包括RC反馈环23，以用于控制和校正可能影响元件12和放大器22的温度和电源变化。
鉴别器的输出端连接到触发器24，以产生图2(a)中所示的数字比特流26。电路23的RC时间常数慢于1/f0。以这种方式，在触发器的输出端处生成了数目基本相等的第一状态的比特和第二状态的比特。从而，图2(a)中的比特流26包括一连串连续的具有第一状态和第二状态之一的比特。状态可以是逻辑高或“1”和逻辑低或“0”。如图9中所示， 已知这些比特一般彼此不独立并且也不是无偏的，因此，比特流26不是真随机的。正如稍后将描述的，包括第一数字校正器电路30(在图3、7和9中示出)和串联的第二数字校正器电路32(在图5、7和9中示出)的硬件数字校正器装置28被用于分别去除比特之间的相关和偏置，从而提供真随机比特流34。RNG还包括时钟生成器36，用于生成图2(b)中所示的时钟信号38。RNG 10还包括硬件高斯型生成器40，正如下文中将要描述的，该硬件高斯型生成器40接收真随机比特流34作为输入，并生成具有标准高斯型离差的字，即均值为0且方差为1的字。生成器40的输出端可连接到任何适当的应用42的输入端。
时钟信号38的频率一般低于数字输入流(DIS)26的平均或均值频率。在其他实施例中，可使用平均频率低于时钟信号的DIS 44。DIS 26或44被提供作为第一数字校正器电路30的一个输入。另一输入为时钟信号38。
第一数字校正器电路30是用于去除包括连续比特s1，s2，s3...sn的DIS 26或44中的比特间相关性的电路。已发现，实现根据以下关于流26或44中的两个紧挨的、具有第一状态p和第二状态q之一的比特(其中第一比特在时间上领先第二比特)的真值表的第一方案的电路将会达到此结果：
第1比特，第2比特→p，p→c(第三状态)
第1比特，第2比特→p，q→c’(第四状态)
任何其他一无输出
其中c和c’是彼此的逆，并且c等于p或q。
在此第一方案中，使用了流26或44中的连续多对紧邻的比特，并且没有两个比特被使用多于一次。
在本发明的一个实施例中，上述第一方案是由图3中所示的电路30实现的，该电路30包括第一触发器45、第二触发器47和第三触发器49，如图3中所示。电路30具有第一输入端51、第二输入端53、第一输出端55和第一时钟输出端57。参考图3和4(a)至4(f)，比特流26被施加到第一输入端51，并且时钟信号38被施加到第二输入端53。图4(a)中所示的序列44出现在触发器45的输出端处，并且在一个时钟周期之后出现在触发器47的输出端处，如图4(c)中的50处所示。经二分频的时钟信号被提供在触发器49的Q输出端处，并且在图4(d)中52处示出。根据第一真值表对信号44和50进行的比较是在信号52的上升沿上进行的。输出比特流56由第一方案根据上述第一真值表生成在电路30的第一输出端55处，并且在图4(f)中被表示为56。在电路30的第一时钟输出端57处，生成包括间歇的非周期性脉冲58.1至58.n的输出时钟信号54，其中连续的脉冲与第一校正器电路的输出比特流56中的连续比特t1，t2，t3...tm相关联，并与这些比特同步。这些输出比特基本上彼此独立，因为相关已被第一校正器去除。
在时钟频率高于DIS 44的频率的实施例中，DIS 44可用于锁存时钟信号。即，输入端51和53处的信号被交换。
RNG 10包括第二数字校正器电路32，用于校正上述比特t1，t2，t3...tm的偏置。第二校正器电路32与第一校正器电路30串联，如图7中所示。第一电路30的第一输出端55连接到第二校正器的第一输入端60，并且第一校正器电路的第一时钟输出端57连接到第二电路32的第二输入端62。为了示出第二电路的操作，第二电路被独立显示在图5中。
已发现，实现根据关于DIS 26或44中的两个紧挨的具有第一状态p和第二状态q之一的比特的第二真值表的第二方案的电路32将会基本上去除DSI中的比特的偏置：
第1比特，第2比特→p，q→c(第三状态)
第1比特，第2比特→q，p→c’(第四状态)
任何其他-无输出
其中c和c’是彼此的逆，并且c等于p或q。
在本发明的一个实施例中，上述第二方案是由图5中所示的电路32实现的，该电路32包括第一触发器64，第二触发器66和第三触发器68。除上述第一和第二输入端60、62之外，电路32还具有第一输出端70(或用于装置28的第二输出端)以及第二时钟输出端72。参考图5和5(a)至5(f)，比特流44(对于此例，与施加到前述第一校正器的相同)被施加到第一输入端60， 并且时钟信号38被施加到第二输入端62。序列44出现在触发器64的输出端处，并且在一个时钟周期之后出现在触发器66的输出端处，并且在图6(c)中被标示为74。经二分频的时钟信号被提供在触发器68的Q输出端处，并且在图6()中76处示出。输出比特流80由电路32根据第二方案和上述第二真值表生成在输出端70处，并且在图6(f)中示出。在第二时钟输出端72处，生成包括间歇的非周期性脉冲82.1至82.k的输出时钟信号78，其中连续的脉冲与第二校正器电路的输出比特流80中的连续比特i1，i2，i3...ik相关联，并与这些比特一致。输出流80中的比特偏置基本被去除。
如图7和9中所示，第一和第二校正器电路被串联，分别用于去除比特之间的相关和偏置，以便产生真随机比特流34，在该比特流中，比特是独立的、无偏的，从而是等概率的或均匀分布的。
电路30和32的这一串联连接的波形在图8(a)至8(j)中示出。由于输入比特流44与图3的描述中使用的相同，因此图8(a)至8(f)对应于图4(a)至4(f)中的波形。但是，利用电路30和32的串联连接，输出信号54和56分别连接到第二校正器电路32的输入端60和62。在触发器64和66的Q输出端处产生的信号在图8(f)和8(g)中的56和84处示出。触发器68的Q输出端处生成的经二分频的时钟信号在图8(h)中的86处示出。校正器装置28的输出比特流在图8(j)中的34处示出。用于指示输出比特流34中的连续比特的时钟信号在图8(i)中的88处示出。
如图9中所示，硬件高斯型生成器40连接到数字校正器装置28的输出端55或输出端70。
根据统计学中的中心极限定理，通过以适合的硬件加法器或求和装置求和足够的随机字j产生一个和T，其逼近具有已知均值<T>和已知标准差SN的高斯型离差。生成器40被配置成对j个字求和，这j个字各具有所述流34中的i个比特。生成器还被配置成间歇地计算上述和T，通过适当的硬件装置减去和的平均值<T>并通过适当的硬件除法器装置用所述差除以标准差SN，产生具有零均值和单位标准差的高斯型离差Z。
相信这里描述的RGN 10可实现成集成芯片的形式，并被容纳在包括USB存储条的即插即用设备中。一旦设备被激活，生成器40就开始添加字，直到达到默认数目或用户指定的数目，这将会产生如上所述的可供应用42输入的高斯型离差。
Claims (11)
1.一种硬件随机数生成器(RNG)，包括：
-熵源，用于提供包括第一状态和第二状态的连续比特的输入比特流；
-第一数字校正器，其包括第一输入端和第一输出端；
-所述第一数字校正器被配置为根据第一方案在所述第一输出端处根据所述输入比特流中的两个连续比特提供第一输出比特流的一个输出比特，其中第一状态(p)的第一比特和所述第一状态(p)的第二比特产生第三状态(c)的输出比特，并且其中所述第一状态(p)的第一比特和第二状态(q)的第二比特产生第四状态(c’)的输出比特，其中所述第三和第四状态是彼此的逆，并且其中所述第三状态等于所述第一状态和所述第二状态之一，其中所述第二状态(q)的第一比特和所述第一状态(p)的第二比特不产生输出比特，并且其中所述第二状态(q)的第一比特和所述第二状态(q)的第二比特不产生输出比特。
2.如权利要求1中所述的硬件随机数生成器，其中所述第一数字校正器的第一输出端连接到第二数字校正器的第一输入端，所述第二数字校正器包括第一输出端，并被配置为根据第二方案在所述第二数字校正器的第一输出端处根据所述第二数字校正器的第一输入端处的两个连续比特提供第二输出比特流的一个输出比特，其中第一状态(p)的第一比特和第二状态(q)的第二比特产生第三状态(c)的输出比特，并且其中所述第二状态(q)的第一比特和所述第一状态(p)的第二比特产生第四状态(c’)的输出比特，其中所述第三和第四状态是彼此的逆，并且其中所述第三状态等于所述第一状态和所述第二状态之一，其中所述第一状态(p)的第一比特和所述第一状态(p)的第二比特不产生所述第二输出比特流中的输出比特，并且其中所述第二状态(q)的第一比特和所述第二状态(q)的第二比特不产生所述第二输出比特流中的输出比特，从而确保所述第二输出比特流中的连续比特既彼此独立又无偏。
3.如权利要求1或权利要求2中所述的硬件随机数生成器，其中所述熵源包括白噪声生成元件，该白噪声生成元件具有输出端，该输出端连接到具有输出端和截止频率f0的模拟高通放大器的输入端。
4.如权利要求3中所述的硬件随机数生成器，其中一个高通滤波器的输出端连接到具有输出端的电压电平鉴别器电路的输入端。
5.如权利要求4中所述的硬件随机数生成器，其中所述电平鉴别器电路的输出端连接到一个触发器的第一输入端，以在其输出端处生成所述输入比特流。
6.如权利要求4中所述的硬件随机数生成器，其中在所述电压电平鉴别电路的输入端处提供一个模拟电压电平补偿电路。
7.如权利要求6中所述的硬件随机数生成器，其中所述模拟电压电平补偿电路包括RC电路，该RC电路的RC时间常数短于1/f0。
8.如权利要求1或2所述的硬件随机数生成器，包括高斯型生成器，该高斯型生成器包括连接到所述第一数字校正器的第一输出端的输入端，所述高斯型生成器包括加法器装置，用于生成从所述第一数字校正器装置接收到的各自具有i个连续比特的j个字的和；减法器装置，用于得出所述和与所述和的均值之间的差；以及除法器装置，用于用所述差除以标准差，从而在所述高斯型生成器的输出端处生成高斯型离差。
9.如权利要求1中所述的硬件随机数生成器，其中根据由时钟信号(38)锁存的熵源得到的信号(44)，或者根据由所述熵源得到的信号锁存的时钟信号(38)而得到所述输入比特流。
10.一种生成随机比特流的方法，包括以下步骤：
-利用熵源，该熵源用于提供包括第一状态和第二状态的连续比特的输入比特流；
-利用第一硬件数字校正器，该第一硬件数字校正器包括第一输入端和第一输出端，以便根据第一方案在所述第一输出端处根据所述输入比特流中的两个连续比特提供第一输出比特流的输出比特，其中第一状态(p)的第一比特和所述第一状态(p)的第二比特产生第三状态(c)的输出比特，并且其中所述第一状态(p)的第一比特和第二状态(q)的第二比特产生第四状态(c’)的输出比特，其中所述第三和第四状态是彼此的逆，并且其中所述第三状态等于所述第一状态和所述第二状态之一，其中所述第二状态(q)的第一比特和所述第一状态(p)的第二比特不产生输出比特，并且其中所述第二状态(q)的第一比特和所述第二状态(q)的第二比特不产生输出比特。
11.如权利要求10中所述方法，其中包括输入端和输出端的第二数字校正器与所述第一硬件数字校正器串联使用，其中所述第二数字校正器被用于根据第二方案在所述第二数字校正器的第一输出端(80)处根据所述第二数字校正器的第一输入端处的两个连续比特(VNB1，VNB0)提供第二输出比特流的输出比特，其中第一状态(p)的第一比特和第二状态(q)的第二比特产生第三状态(c)的输出比特，并且其中所述第二状态(q)的第一比特和所述第一状态(p)的第二比特产生第四状态(c’)的输出比特，其中所述第三和第四状态是彼此的逆，并且其中所述第三状态等于所述第一状态和所述第二状态之一，其中所述第一状态(p)的第一比特和所述第一状态(p)的第二比特不产生所述第二输出比特流中的输出比特，并且其中所述第二状态(q)的第一比特和所述第二状态(q)的第二比特不产生所述第二输出比特流中的输出比特，从而确保所述第二输出比特流中的连续比特既彼此独立又无偏。
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