CN100498649C - 复位系统及复位方法 - Google Patents

Abstract

本发明提供一种复位系统及复位方法，特别涉及一种用于完成集成电路芯片的复位操作的复位系统，包括：一延迟模块，接收一复位源信号及一参考时钟信号，以产生一系统复位信号及一同步信号；一时钟控制信号产生模块，接收系统复位信号、同步信号及参考时钟信号，以产生一时钟控制信号，该时钟控制信号产生模块在接收到的同步信号由有效状态变为失效状态后，使该时钟控制信号有效；及一锁存单元，依据接收的参考时钟信号和时钟控制信号决定是否输出系统时钟信号。本发明通过控制发送到集成电路芯片的系统时钟信号的输出来实现异步复位的同步化操作，因而不需要在电路连接路径中添加延迟缓冲器，进而可降低电路设计的复杂度，同时减少芯片的面积。

Description

复位系统及复位方法

技术领域

本发明涉及一种集成电路的设计方法，特别是一种应用在集成电路设计中的复位系统及复位方法。

背景技术

随着集成电路设计技术的发展，单芯片电路的设计规模变大，而设计复杂度也随之增高。目前在集成电路设计中，特别是以SOC芯片(system on chip，片上系统)为代表的大规模集成电路设计中，通常采用同步时序设计方法来控制芯片各模块的逻辑输出。所述同步时序设计是指在集成电路的芯片内部，所有触发器都工作于相同的时钟信号，而且所有触发器状态的翻转也都发生在同一时刻。

但是，在实际过程中，由于时钟信号到达各个触发器所经历路径的不同，因而使得各个触发器上时钟信号的延时不相同，从而导致时钟信号到达各个触发器的时间不相同，进而无法保证所有触发器状态的翻转都在同一时刻。因此，很可能造成系统的逻辑状态混乱，由此导致该集成电路设计无法达到预期的要求。如图1所示，为保证时钟信号到达各个触发器的时间相同，现有技术通常会通过插入时钟树的方法对时钟信号clock_in到各个触发器FF1～FFn的传输路径进行补偿，以使时钟信号clock_in可以在同一时刻达到所有的触发器。

类似地，如图1所示，现有技术中通常采用类似于插入时钟树的方法来保证复位源信号rst_in同步到达设计芯片1内的各个触发器，即触发器FF1～FFn。每一触发器设有一复位端RST，用以接收复位源信号rst_in，以促使触发器FF1～FFn依据复位源信号rst_in分别进行复位操作。一般来说，由复位源信号rst_in到触发器FF1～FFn的复位端RST的电路连接路径，即P1，P2...Pn并不相同。为方便说明，假设复位源信号rst_in到触发器FF1的路径P1最短，复位源信号rst_in到触发器FFn的路径Pn最长。为使触发器FF1～FFn能够同步进行复位操作，现有技术在路径P1中插入两个延时缓冲器Buf，同时在路径P2中插入一个延时缓冲器Buf，以使复位源信号rst_in经过预定时间的延迟后到达触发器FF1和FF2，并促使触发器FF1～FFn同步进行复位操作。

然而，由于上述的复位系统中必须依据复位源信号到触发器的电路连接路径的长短插入一定数量的延时缓冲器，从而增加了集成电路芯片设计的复杂度以及芯片的面积。尤其对于大规模集成电路芯片设计来说，若仍然通过增加延时缓冲器来使接收的复位源信号同步，将大大增加集成电路芯片的设计难度与成本。

发明内容

本发明的目的在于提供一种集成电路复位系统及集成电路复位方法，其可以应用于大规模集成电路，且具有较低的成本。

本发明提供了一种用于完成集成电路芯片的复位操作的复位系统，其包括：一延迟模块，接收一复位源信号及一参考时钟信号，将该复位源信号及该参考时钟信号进行同步以产生一同步信号，对该同步信号进行延时操作以产生一系统复位信号；一时钟控制信号产生模块，接收所述系统复位信号和同步信号及参考时钟信号，以产生一时钟控制信号，所述时钟控制信号产生模块在接收到的同步信号由有效状态变为失效状态后，使所述时钟控制信号有效；以及一锁存单元，依据接收的参考时钟信号和时钟控制信号决定是否输出系统时钟信号。

本发明提供了一种用于完成集成电路芯片的复位操作的复位方法，其包括：依据复位源信号产生一与参考时钟信号同步的同步信号；对同步信号进行延时操作，以获得一系统复位信号；依据所述同步信号和系统复位信号产生一时钟控制信号，以决定是否输出一系统时钟信号；以及输出该系统复位信号，以进行复位操作，其中当所述同步信号由有效状态变为失效状态后，使所述时钟控制信号有效，以使输出的系统时钟信号为无效状态。

本发明通过控制发送到集成电路芯片的系统时钟信号的输出来实现异步复位的同步化操作，因而不需要在电路连接路径中添加延迟缓冲器，进而可以降低电路设计的复杂度，同时减少芯片的面积。

附图说明

图1为现有技术的复位系统的结构示意图。

图2为依据本发明一实施例的复位系统的结构示意图。

图3为图2所示复位系统的控制信号时序图。

图4为依据本发明另一实施例的复位系统的结构示意图。

具体实施方式

通过下面结合示例性地示出一例的附图进行的描述，本发明的上述和其它目的和特点将会变得更加清楚。

本发明通过控制系统时钟信号的输出来完成集成电路的异步复位的同步化操作。以下将结合附图具体说明本发明的复位系统。

请参阅图2，依据本发明一实施例的复位系统100依据接收的复位源信号rst_in和参考时钟信号clock_in产生一系统复位信号111与一系统时钟信号311至设计芯片500，以使设计芯片500中的触发器FF1～FFn进行复位操作。

本实施例的复位系统100包括一延迟模块1，一时钟控制信号产生模块2，及一锁存单元3。延迟模块1依据接收的参考时钟信号clock_in对复位源信号rst_in进行同步及延时操作，并输出一同步信号101与一系统复位信号111。设计芯片500中的触发器FF1～FFn依据系统复位信号111进行复位操作。时钟控制信号产生模块2接收同步信号101与系统复位信号111，以输出一时钟控制信号221。锁存单元3接收时钟控制信号221和参考时钟信号clock_in，并根据时钟控制信号221决定是否输出系统时钟信号311。

延迟模块1可进一步划分为一同步单元10和一延时单元11。同步单元10由触发器D1与触发器D2组成，触发器D1的输入端接收电压VDD以及一参考时钟信号clock_in，复位端RST则接收复位源信号rst_in，以进行复位操作。触发器D2接收触发器D1输出的信号及参考时钟信号clock_in，以输出同步信号101，并依据复位源信号rst_in进行复位操作。如本领域熟练技术人员所知，复位源信号rst_in经过触发器D1与触发器D2的操作后达到与参考时钟信号clock_in同步的效果，且当复位源信号rst_in有效(假设低电平有效)时，触发器D2输出的同步信号101为低电平。延时单元11接收同步信号101、参考时钟信号clock_in以及复位源信号rst_in，以对同步信号101进行延时操作。在本实施例中，延时模块11由三个依次连接的触发器D3、D4、D5组成，从而使得触发器D5输出的系统复位信号111相对于触发器D3接收的同步信号101延迟了3个时钟周期。

时钟控制信号产生模块2包括一异或门20、一反相器21以及一触发器22。异或门20对接收的同步信号101和系统复位信号111进行异或操作，以输出一信号201。反相器21对信号201进行反相操作以产生一预锁存信号210。触发器22接收预锁存信号210及参考时钟信号clock_in，以得到与参考时钟信号clock_in同步的时钟控制信号221。

锁存单元3由锁存器30和时钟门31组成。锁存器30对时钟控制信号221与参考时钟信号clock_in进行下降沿有效的同步操作，以输出信号301。时钟门31接收锁存器30输出的信号301和参考时钟信号clock_in，以依据信号301来控制系统时钟信号311的输出，本实施例中，时钟门31为与门。由于时钟控制信号221是经过锁存器30的同步处理后输出至时钟门31，因而可以防止时钟门31输出的系统时钟信号311出现毛刺。

对于本领域技术人员而言，以上的实施例仅是一个实现本发明的较佳实例。本领域技术人员可通过以上的说明，基于本发明揭露范围可以有不同的实施方式。例如，时钟控制信号产生模块2也可以利用与门或其它逻辑组件组成，而达到时钟控制信号产生模块2在接收到的同步信号101由有效状态变为失效状态后，使所述时钟控制信号221有效的结果。类似地，锁存单元3，依据接收的参考时钟信号clock_in和时钟控制信号221决定是否输出系统时钟信号311，亦可由不同逻辑组件组成而产生相同的效果。

为清楚的揭示本发明，以下将结合上述各控制信号的波形图来描述本发明的复位系统是如何通过控制系统时钟信号的输出来实现设计芯片的同步复位操作的。

请参阅图3，假设复位源信号rst_in低电平有效，且复位源信号rst_in在参考时钟信号clock_in的T3周期由无效状态变为有效状态，即需要对设计芯片500进行复位操作。同步模块10随即依据参考时钟信号clock_in对复位源信号rst_in进行同步操作，以产生与复位源信号rst_in相差一个时钟周期的同步信号101，即同步信号101在时钟周期T3～T5有效。随后，延时单元11的触发器D3、D4、D5依次对同步信号101进行延时操作，从而使得延时单元11输出的系统复位信号111相对于同步信号101延迟3个时钟周期结束，即系统复位信号111在时钟周期T3～T8有效。这时，设计芯片500中的触发器FF1～FFn可依据接收的系统复位信号111进行复位操作。异或门20对同步信号101和系统复位信号111进行异或操作，反相器21将异或门20输出的信号201反相后得到预锁存信号210。显然，当同步信号101与系统复位信号111均为有效状态时，预锁存信号210为高电平；当同步信号101由有效状态变为无效状态，而系统复位信号111仍处于有效状态时，预锁存信号210变为有效状态；当同步信号101与系统复位信号111均为无效状态时，预锁存信号210由有效状态变为无效状态，也就是说预锁存信号在时钟周期T6～T8为有效状态。由于时钟控制信号221是经过触发器22对预锁存信号210作同步处理后得到的，所以时钟控制信号221相对于预锁存信号210延迟一个时钟周期变为有效状态/无效状态，即时钟控制信号221在时钟周期T7～T9有效。由于锁存器30是依据参考时钟信号clock_in对时钟控制信号221进行下降沿有效的锁存，而时钟门31是依据锁存器30输出的信号301来控制系统时钟信号311的输出，因而系统时钟信号311在时钟周期T7的下降沿与时钟周期T10的下降沿之间为无效状态，即保持为低电平状态。

由以上描述可知，在接收到的系统复位信号有效后，设计芯片500中的触发器FF1～FFn开始进行复位操作，而触发器FF1～FFn进行复位操作后的状态将保持不变，直到接收到有效的系统时钟信号311。一般来说，系统时钟信号311在到达设计芯片500的触发器FF1～FFn之前会有一些延迟，同样系统复位信号111也有一些延迟。本系统中在系统复位信号111变为无效状态之前和之后都把系统时钟信号311控制为无效状态是为了保证设计芯片500中的每一个触发器FF1～FFn在系统复位信号111从有效变为无效时不会有时钟沿在此时出现，以保证它们之间的建立和保持时间。这样，在同步的系统时钟信号311发送到设计芯片500之前，触发器FF1～FFn就已经经过复位，因此设计芯片500的触发器在分别收到正常输出的系统时钟信号311后可以进行正常的逻辑运算。另一方面，如图3所示，在复位源信号rst_in变为有效状态后的一段时间内，系统时钟信号311仍然会正常输出，因而本发明复位系统可以通过一些特定的软件来实现设计芯片500的复位操作。例如，可以通过软件来设定系统复位信号保持有效状态的时间。

图4所示为依据本发明另一实施例的复位系统的结构示意图。需要说明的是，图4与图2中相同的元件均以相同的标号来标示。

如本领域技术人员所知，图2所示本发明一实施例的复位系统可以通过改变延时单元11内触发器的数量来调整系统复位信号持续有效的时间。图4所示的复位系统则是通过调整参考时钟信号的频率来改变系统时钟信号的有效时间。如图4所示，参考时钟信号clock_in通过时钟分频单元6的分频处理后输出至延迟模块1和时钟控制信号产生模块2，从而达到增大时钟周期的效果。举例来说，时钟分频单元6对接收的参考时钟信号clock_in进行1/2分频的处理后得到一时钟信号60，即两个参考时钟信号clock_in周期等于一个时钟信号60的周期。这样，同步单元10依据时钟信号60对复位源信号rst_in进行同步操作后输出同步信号101，此时的同步信号101相对于复位源信号rst_in延迟了两个参考时钟信号clock_in周期。很显然，由延时单元11输出的系统复位信号111相对于同步信号101延迟了六个参考时钟信号clock_in周期，因而相对于本发明图2所示的复位系统，本实施例中的系统复位信号111有效的时间增加了一倍，从而使得设计芯片500中的触发器FF1～FFn有更加充裕的时间进行复位操作。

本发明所揭露的复位系统具有下列的优点：

1.避免系统复位信号传递到各个触发器的时间延迟，使各触发器完成复位后，再接收到系统时钟信号，进入正常操作模式。该作用可有效提高系统的可靠度。

2.系统设计时可以不需考虑系统复位信号传递到各个触发器的时间延迟，简化了电路布线设计的限制。

3.可支持软件所产生的复位请求。软件发生的复位请求必须在硬件仍处于正常操作下才能完成复位。本发明的复位系统在接收到复位源信号时，通过延迟模块仍持续输出系统时钟信号，使下级硬件仍可处于正常操作下，使系统持续工作并完成复位。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (14)

1.一种复位系统，用于完成集成电路芯片的复位操作，其特征在于，包括：

一延迟模块，接收一复位源信号及一参考时钟信号，将该复位源信号及该参考时钟信号进行同步以产生一同步信号，对该同步信号进行延时操作以产生一系统复位信号；

一时钟控制信号产生模块，接收所述系统复位信号、同步信号及参考时钟信号，以产生一时钟控制信号，所述时钟控制信号产生模块在接收到的同步信号由有效状态变为失效状态后，使所述时钟控制信号有效；以及

一锁存单元，依据接收的参考时钟信号和时钟控制信号决定是否输出系统时钟信号。

2.根据权利要求1所述的复位系统，其特征在于，当所述时钟控制信号产生模块接收的同步信号和系统复位信号均为有效状态时，所述时钟控制信号产生模块输出的时钟控制信号为无效状态。

3.根据权利要求1所述的复位系统，其特征在于，当所述时钟控制信号产生模块接收的同步信号为无效状态，而系统复位信号为有效状态时，所述时钟控制信号产生模块输出的时钟控制信号为有效状态。

4.根据权利要求1所述的复位系统，其特征在于，当所述时钟控制信号产生模块接收的同步信号和系统复位信号均为无效状态时，所述时钟控制信号产生模块输出的时钟控制信号为无效状态。

5.根据权利要求1至4中任意一项所述的复位系统，其特征在于，所述时钟控制信号产生模块包括：

一异或门，接收所述同步信号和系统复位信号；以及

一反相器，对所述异或门输出的信号进行反相处理后输出一预锁存信号。

6.根据权利要求5所述的复位系统，其特征在于，所述时钟控制信号产生模块还包括一触发器，接收所述预锁存信号和参考时钟信号，以输出所述时钟控制信号。

7.根据权利要求1所述的复位系统，其特征在于，所述延迟模块包括：

一同步单元，对所述复位源信号及参考时钟信号进行同步操作，并输出所述同步信号；以及

一延时单元，接收所述同步单元输出的同步信号，并且在对同步信号进行延时操作后输出所述系统复位信号。

8.根据权利要求1所述的复位系统，其特征在于，所述锁存单元包括：

一锁存器，其控制端接收所述参考时钟信号，其输入端接收所述时钟控制信号；以及

一时钟门，接收所述锁存器输出的信号和参考时钟信号。

9.根据权利要求8所述的复位系统，其特征在于，所述其中，当锁存器接收的时钟控制信号为有效状态时，所述时钟门输出的系统时钟信号为无效状态。

10.根据权利要求1所述的复位系统，其特征在于，还包括一时钟分频单元，对接收的参考时钟信号进行分频处理后输出至所述延迟模块。

11.一种复位方法，用于完成集成电路芯片的复位操作，其特征在于，包括：

依据复位源信号产生一与参考时钟信号同步的同步信号；

对同步信号进行延时操作，以获得一系统复位信号；

依据所述同步信号和系统复位信号产生一时钟控制信号，以决定是否输出一系统时钟信号；以及

输出该系统复位信号，以进行复位操作，其中：

当所述同步信号由有效状态变为失效状态后，使所述时钟控制信号有效，以使输出的系统时钟信号为无效状态。

12.根据权利要求11所述的复位方法，其特征在于，当所述同步信号和系统复位信号均为有效状态时，使所述时钟控制信号无效，以输出系统时钟信号。

13.根据权利要求11所述的复位方法，其特征在于，当所述同步信号为无效状态，而系统复位信号为有效状态时，使所述时钟控制信号有效。

14.根据权利要求11所述的复位方法，其特征在于，当所述同步信号和系统复位信号均为无效状态时，使所述时钟控制信号无效，以输出系统时钟信号。

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