CN100490144C - 静电放电保护装置 - Google Patents

Abstract

本发明为一种静电放电保护装置，用于多个电源间，其中该装置包含：一第一开关，为一金属氧化物半导体晶体管；以及一检测电路，电性连接该第一开关与一内部电路；在静电放电发生时，该静电放电保护装置在该第一开关的开启状态时稳定电流下放电，并非在组件的崩溃特性下而放电。通过使用金属氧化半导体组件、栓锁检测电路与经自我对准金属硅化制备工艺的金属氧化物半导体晶体管等装置，使于静电放电发生时使一控制静电放电路径的开关开启，可维持内部电路保持在一定运作电流的静电放电保护装置，并不需于该晶体管的漏极使用硅化物隔离块来加强静电放电保护能力，而达到稳定运作效能与减少静电防护组件面积的目的。

Description

静电放电保护装置

技术领域

本发明涉及一种静电放电保护装置，特别是涉及一种使用金属氧化半导体组件、栓锁检测电路与自我对准金属硅化制备工艺的装置，能够达到电放电发生时仍可维持内部电路保持在一定运作电流的静电放电保护装置。

背景技术

在电子组件运作时，静电放电效应(Electro-Static Discharge，ESD)是造成大多数的电子组件或电子系统受到过度电性应力(Electrical Overstress，EOS)破坏的主要因素，尤其在组件制备工艺愈来愈精密，尺寸愈来愈小，静电放电效应容易击穿组件，会导致一种对半导体组件以及计算机系统等形成一种永久性的毁坏，而影响集成电路的电路功能，使得电子产品工作不正常。静电放电的产生，多是由于人为因素所形成，很难避免如此人为因素所造成的静电放电情形，原因在于电子组件或系统在制造、生产、组装、测试、存放或搬运过程中，静电会累积在人体、仪器、或是储放设备，甚至电子组件本身也会有静电的累积，在某种情况下，人体与设备的接触或电子组件间的接触，将会形成一静电放电的放电路径，使得电子组件或系统遭到不可预测的破坏。

为求有效防堵静电放电电流对电子组件造成的损害，即通过静电放电保护电路以提供ESD电流排放路径，一般静电保护组件所能承受的最大静电放电电流，应相当于该组件的二次崩溃点D，如图1电压电流特性图所示的二次崩溃区B与二次崩溃点D，若电流已到达此二次崩溃区B，则对组件会造成永久性的破坏。目前一般保护电路组件使用如逆偏二极管、双载子晶体管(Bipolar)、金属氧化半导体(MOS)组件以及可控硅整流器(Silicon-Controlled Rectifier，SCR)等，在这些防护电路中，大多是利用组件工作在其一次崩溃(first breakdown)区来排放静电放电电流，如图1电压电流特性曲线所示的一次崩溃区A，组件在经过一次崩溃点C到达一次崩溃区A时，此静电保护装置即运作于图标中的反转崩溃区(snap breakdown)E，静电保护组件不会损伤，且因组件接地(零电位)形成一ESD电流排放路径。

一般静电防护装置是针对人体放电模式(Human-body Model，HBM)或是机器放电模式(Machine Model，MM)，静电经由外界的人体或机器经由集成电路脚位(Pin)进入内部电路中，所以一般的静电保护电路都直接设置在内部电路的输入或输出焊垫(Bonding pad)旁，以就近排放静电放电电流。而组件充电模式(Charged-Device Model，CDM)的静电电荷先储存在组件浮接的基底(Substrate)，当某一脚位接地时，这些静电电荷便因此而获得一放电路径通过接地的脚位放电出来。此种组件充电模式的静电放电现象，极容易造成输入端栅极(gate)被打穿，即便是输入端栅极已经有静电保护电路的使用，但在很多情形下仍无法导通以排放瞬间产生的组件充电模式静电放电电流。

请参阅公知技术图2，图中所示为一静电保护电路20的示意图。静电保护电路20包含有一主静电放电箝制电路22、一次静电放电箝制电路24、一电阻26，该电阻26先与次静电放电箝制电路24串联后再与主静电放电箝制电路22并联，此静电放电保护电路20位于输入焊垫29侧以来保护内部电路21不至于因为受到外界输入的静电放电电压23所产生的静电放电电流25损害输入级的互补式金属氧化物半导体晶体管28(PMOS，NMOS)，其中静电放电电流以虚线表示，为静电保护电路20导引至接地端27。

当人体放电模式或机器放电模式的静电放电发生在输入焊垫29的脚位时，来自于外界的高电位静电电压23传导到输入级的互补式金属氧化物半导体晶体管28的栅极，因此次静电放电箝制电路24的主要功能在于箝制过高的静电电压输入23，以防止互补式金属氧化物半导体晶体管28的栅极端被过高的静电放电电压所损伤。但一般的次静电放电箝制电路24都是利用短信道(Short-channel)的N型金属氧化半导体(NMOS)组件来实现，一般都承受不了多大的静电放电电流25，因此需再加入电阻26以及主静电放电箝制电路22，以避免过大的静电放电电流流经短信道NMOS组件所组成的次静电放电箝制电路24。静电放电电流25主要依赖主静电放电箝制电路22来排放，所以需要有较高的电流承受能力的防护组件所组成主静电放电箝制电路22。但此类组件一般都具有较高的导通电压或较慢的导通速度，因此又需要次静电放电箝制电路24的辅助才能够有效地保护互补式金属氧化物半导体晶体管28的栅极。然而，此公知技术的静电放电保护电路20可以等效成较大的电阻与电容的组合，运作于图1所示一次崩溃区A后的反转崩溃区E，并对输入信号而言将相对有较大的RC时间常数延迟，而不适合高频信号以及电流模式输入信号的应用。

随着先进工艺如漏极轻掺杂(Light Doped Drain，LDD)以及硅化物扩散(Silicide diffusion)制备工艺的使用，虽然在集成电路的集成度以及运算速度上有所提升，但相对地牺牲了集成电路(不论是内部电路或是应用在静电放电保护电路)的静电放电对抗能力。

为了克服因LDD结构所带来静电放电对抗能力下降的问题，制备工艺上便发展出静电放电植入制备工艺(ESD-Implant Process)，其概念是在同一互补金属氧化物半导体(CMOS)制备工艺中，做出两种不同的NMOS组件，一种是给内部电路用具有LDD结构的NMOS组件，另一种是给输入/输出级使用但不具有LDD结构的NMOS组件。要把这两种组件结构合并在同一制备工艺中，便需要在原先的制备工艺中再加入一层静电放电植入用的光罩，再加上一些额外的制备工艺处理步骤，便可在同一制备工艺中做出不同NMOS组件。另外，由于使用静电放电植入制备工艺所产出的NMOS组件与LDD结构的NMOS组件不同，故需要额外的处理及设计来抽取这种静电放电植入制备工艺NMOS组件的SPICE参数，以利于电路仿真与设计工作的进行。

至于硅化物扩散工艺，其主要目的在降低MOS组件在漏极(drain)与源极端的串联杂散电阻，以提升MOS组件的操作速度，进而使CMOS技术可以做到更高频率的应用。但也由其杂散电阻都很小，使得当静电放电发生时，静电放电电流会很容易地传导到MOS组件的LDD结构，而造成MOS组件的破坏，甚至使用再大尺寸长宽比(W/L)的MOS组件当输出级也无法有效地提升其静电放电的抵抗能力。对此，为了提升输出级的静电放电防护能力，在制备工艺上发展出硅化物扩散隔离块(Silicide Diffusion Blocking)的制备工艺技术，把输出级MOS组件中部分的硅化层给去除，这么做将使MOS组件具有较高的源极与漏极电阻，而能有效地提升MOS组件对静电放电的防护能力。

上述公知技术请参阅图3A与图3B，图3A与图3B分别为一MOS组件漏极是否有硅化物隔离块(Silicide block)设置的布局示意图。图3A为无设置硅化物隔离块的布局，上下包含有源极接点32a，32b的金属层31a，31b，其间有限流作用的多硅栅极(Poly gate)34，中间有多个漏极接点33，针对图3A改良的图3B则为有硅化物隔离块的设置，且由于布局上的限制，使得漏极33与源极32a、32b间的距离(Spacing)必须要到达到能够设置此硅化物隔离块35的程度。尽管硅化物隔离块35是用来增加漏极接点33与多硅栅极34间的电阻而能有限流的作用，使得此种MOS组件对于静电放电的抵抗力能有所增强，但也由于漏极接点33与源极接点32a、32b间距离的增大，整个MOS组件的布局也将占据更大的面积(空间)，相对地将影响单一大晶片上所能产生的MOS组件的数目。此外，就输入端的观点而言，电阻的增加将连带使得输入信号的RC时间常数延迟增加，而不适于高频信号或是电流信号模式的输入。

请参阅图4美国专利US 2002/1030390所揭示的静电放电保护电路用来保护内部电路的示意图。其中静电保护电路40与内部电路42均与至少两电源线43与44电连接，其中电源线43与44较佳分别为一电源供应线以及一零电位电源线。

静电放电保护电路40包含有一电源线43与44间的静电放电保护电路410由一CMOS的反相器412以及一RC延迟电路413组成，使得静电放电电压所衍生的静电放电电流能够循着顺偏的二极管对(D1与D2或是D3与D4)或是操作于图1所示的一次崩溃区A(或反转崩溃(Snapback Breakdown)区E)的电源线间静电放电保护电路410的基底触发金属氧化物半导体晶体管(Substrate-triggered MOS)417而能获得一静电放电路径。CMOS反相器412是用来触发基底触发金属氧化物半导体晶体管417，而基底触发金属氧化物半导体晶体管417的栅极通过一电阻R2与电源线44连接，用来于无静电放电发生时，保持此基底触发金属氧化物半导体晶体管417保持在关闭的状态。此静电放电保护电路是直接设置在输入焊垫45与内部电路42之间，用来提供静电放电电流的放电路径。接面二极管对D1至D4分别可以等效成一电容C1至C4，而C1与C2是与C3跟C4串联，整个等效的电容值会随着接面二极管的设置数量增多而下降。

在图4所示的静电放电保护电路40中，不论是基底触发金属氧化物半导体晶体管417、CMOS反相器412以及RC延迟电路413中的MOS组件(RC延迟电路413中的电容C可由一MOS组件来实现)都必须有图3B所通的漏极硅化物隔离块35的设置。当MOS组件的漏极有硅化物隔离块的设置时，的确可以提高对静电放电的抵抗力，但随之上升的等效输入电阻值将影响此种MOS组件在高频领域的应用。此外，此种MOS组件所占据的面积也较一般工艺没有硅化物隔离块设置的MOS组件所占据的面积为大，相对将造成单一大晶片上MOS组件设置数目的下降。

鉴于公知静电防护电路造成结构面积太大与有信号延迟的缺点，本发明即提出一不需使用硅化物隔离块，且于静电放电发生时仍可维持内部电路保持在一定运作电流的静电放电保护装置。

发明内容

本发明的目的在于能够解决公知的静电放电保护装置占据面积大，不适于高频信号或是电流信号模式的输入等缺点，而提供一种静电放电的防护装置，其于静电放电发生时仍可维持内部电路保持在一定运作电流，并有效地提高对静电放电的防护能力。

为了达到上述目的，本发明提供了一种静电放电保护装置，通过使用金属氧化半导体组件、检测电路与自我对准金属硅化工艺的晶体管等装置，使于静电放电发生时仍可维持内部电路保持在一定静电放电的运作电流下，且并不需于该晶体管的漏极(drain)使用硅化物隔离块来加强静电放电保护能力，而达到稳定运作效能与减少静电防护组件面积的目的。

该装置包括有一检测电路，至少包括有一电容、一第二开关，并电性连接至欲保护的内部电路；与一第一开关，以一自我对准金属硅化工艺实现在N型金属氧化半导体(NMOS)，该第一开关的栅极端连接该检测电路；由此，装置达到在静电放电发生时，该静电放电保护装置运作于该第一开关的开启状态时稳定电流下放电，而非运作于组件的崩溃特性下。

也就是说，本发明提供了一种静电放电保护装置，用于多个电源间，其中该装置包含：一第一开关，为一金属氧化物半导体晶体管；以及一检测电路，电性连接该第一开关的栅极端与一内部电路；在静电放电发生时，该静电放电保护装置在该第一开关的开启状态时稳定电流下放电，并非在组件的崩溃特性下而放电。

根据本发明的构思，该第一开关为一自我对准金属硅化制备工艺(Self-Aligned Silicidation，salicide)制成的N型金属氧化半导体。

根据本发明的构思，该静电放电保护装置跨接于该多个电源间。

根据本发明的构思，该检测电路连接该第一开关的栅极端。

根据本发明的构思，该第一开关电性连接该内部电路。

根据本发明的构思，该第一开关上可并联多个第一开关。

根据本发明的另一方面提供了一种静电放电保护装置，用于多个电源间该装置至少包含：一检测电路，包括一电容、一第二开关，并电性连接至一内部电路；以及一第一开关，是以一自我对准金属硅化制备工艺制成的N型金属氧化物半导体晶体管(NMOS)，该第一开关的栅极端连接该检测电路；在静电放电发生时，该静电放电保护装置运作于该第一开关的开启状态时稳定电流下放电，非运作于组件崩溃特性而放电。

根据本发明的构思，该静电放电保护装置跨接于该多个电源间。

根据本发明的构思，该检测电路的该第二开关的漏极端连接该第一开关的栅极端。

根据本发明的构思，该电容连接于该电源与该第一开关的栅极端、第二开关的漏极端间。

根据本发明的构思，该第一开关电性连接该内部电路。

根据本发明的构思，该第一开关上并联多个第一开关。

根据本发明的另一方面提供了一种静电放电保护装置，用于多个电源间，该装置包括：一第一开关，为一金属氧化物半导体晶体管；一第二开关，该第二开关的漏极端连接该第一开关的栅极端；一电容，连接该第一开关的栅极端并该第二开关的漏极端；以及一内部电路，电性连接该第二开关的栅极端与该第一开关；在静电放电发生时，该静电放电保护装置运作于该第一开关的开启状态时稳定电流下放电，非运作于组件崩溃特性下放电，且该第二开关的栅极端电位决定该第一开关的启闭状态。

根据本发明的构思，该第一开关为一以自我对准金属硅化工艺制成的N型金属氧化物半导体晶体管。

根据本发明的构思，该静电放电保护装置跨接于该多个电源间。

根据本发明的构思，该第一开关上并联多个第一开关。

根据本发明的另一方面提供了一种静电放电保护装置，用于多个电源间，在静电放电发生时，该静电放电保护装置于该第一开关的开启状态时稳定电流下放电，非运作于组件的崩溃特性下放电，该装置包含：一第一开关，是以一自我对准金属硅化制备工艺制成的N型金属氧化物半导体晶体管；一第二开关，该第二开关的漏极端连接该第一开关的栅极端，以控制该第一开关的启闭状态；一电容，连接该第一开关的栅极端并该第二开关的漏极端；以及一内部电路，电性连接该第二开关的栅极端与该第一开关。

根据本发明的构思，该静电放电保护装置跨接于该多个电源间。

根据本发明的构思，该第一开关上并联多个第一开关。

本发明的静电放电保护装置，能够在不使用硅化物隔离块的情形下，使用自我对准金属硅化程序的工艺维持内部电路保持在一定运作电流，达到布局面积小、防护能力大、减少寄生效应与改善高频运作的目的。

附图说明

图1为公知的电压电流特性图；

图2为公知技术的静电保护电路示意图；

图3A与图3B为公知技术MOS组件漏极的硅化物隔离块设置的布局示意图；

图4为公知技术的静电放电保护电路保护内部电路示意图；

图5A为本发明静电放电保护装置示意图；

图5B为本发明静电放电保护装置运作特性图；

图6为本发明静电放电保护装置第一实施例示意图；

图7为本发明静电放电保护装置第二实施例示意图；

图8为本发明静电放电保护装置第三实施例示意图。

其中，附图标记说明如下：

A 一次崩溃区；B 二次崩溃区；C 一次崩溃点；D 一二次崩溃点；

E 一保护装置操作区；20 一静电保护电路；21 一内部电路；

22 一主静电放电箝制电路；23 一电压；24 一次静电放电箝制电路；

25 一电流；26 一电阻；27 一接地端；

28 一互补式金属氧化物半导体晶体管；29 一输入焊垫；

31a 一金属层；31 b一金属层；32a 一源极接点；32b 一源极接点；

33 一漏极接点；34 一多硅栅极；35 一硅化物隔离块；

40 一静电保护电路；42 一内部电路；43 一电源线；44 一电源线；

45 一输入焊垫；410 一静电放电保护电路；412 一CMOS反相器；

413 一RC延迟电路；417 一基底触发金属氧化物半导体晶体管；

R1 一电阻；R2 一电阻；C1 一电容；C2 一电容；C3 一电容；

C4 一电容；D1 一二极管；D2 一二极管；D3 一二极管；

D4 一二极管；M1 一第一开关；M2 一第二开关；M3 一第三开关；

VDD 一第一电源；C 一电容；VSS 一第二电源；50 内部电路；

52 一检测电路；Io 一稳定电流；R 一电阻；M 一晶体管；

M’ 一晶体管；M” 一晶体管；80 一内部电路；82 一检测电路。

具体实施方式

相对于公知技术利用一RC延迟电路将超过一定额电压值的静电放电栓锁住，在一定时间内等待放电，并以硅化物隔离块用来增加漏极与多硅栅极间的电阻而能有限流的作用，使得此种MOS组件对于静电放电的抵抗力能有所增强(请参阅图3B)，本发明通过使用跨接于多个电源的金属氧化半导体组件(MOS)、栓锁检测电路(latch，detected turned-on circuit)与自我对准金属硅化工艺(Salicide)的金属氧化物半导体晶体管等装置，使于静电放电发生时仍可维持本发明欲保护的内部电路保持在一定运作电流的静电放电保护装置，并不需于该晶体管的漏极(drain)使用硅化物隔离块来加强静电放电保护能力。

请参阅图5A本发明静电放电保护装置示意图，图示为一跨接两电源(VDD，VSS)间的静电放电保护装置，其中控制电流启闭(on/off)的开关均具体以金属氧化物半导体(NMOS，PMOS)实施，在第一电源VDD与第二电源VSS间设置一第一开关M1作为静电放电发生时有导通电流以建立放电路径作用的开关，本发明所述的多个开关是以N型金属氧化半导体来实现(NMOS)，而第一开关还可以自我对准金属硅化的制备工艺制作，并不需包括硅化物隔离块，另有一检测电路52连接第一开关M1的栅极端(gate)，随时掌控静电放电情形，其栅极连接内部电路50。

如图5A的装置，没有静电放电情况发生的正常运作下，第一开关M1为关闭(off)状态，当静电放电发生时，因检测电路52中电容耦合效应产生高电位使第一开关M1开启，经第一电源VDD产生的静电电流则由此导引至第二电源VSS接地，形成一放电路径达到对内部电路50静电放电保护的目的。因内部电路50与检测电路52的栅极连接，可随时监控静电放电的放电情形，即通过检测电路52来控制第一开关M1的栅极端P电位，以控制开启(on)时间，当电流高于一静电流上限(threshold)，即使第一开关M1开启，等待静电流放电，若低于该上限，即将之关闭，并非运作于组件的崩溃特性(如图1的反转崩溃区E)。本实施例因为使用与内部电路50连接的检测电路52来监控静电放电情形，实际运用不需使用硅化物隔离块来加强保护能力，仅需自我对准金属硅化工艺的晶体管(Self-AlignedSilicidation，Salicide)，以达到降低电路寄生效应与降低组件面积的功效。

上述通过检测电路52来对第一开关M1做启闭控制，随着静电放电情形而改变启闭状态，并非使用静电放电保护组件的崩溃特性，即使于高电压的静电放电状态，仍可使整体电路运作于如图5B运作特性图的稳定放电电流Io情况下，本发明所述的装置即以该第一开关M1的开启状态稳定放电。

再请参阅图6本发明第一实施例示意图，图示为跨接第一电源VDD与第二电源VSS间的静电保护电路。在无静电放电情况发生的正常运作模式时，第一开关M1为关闭状态，而此时连接第二开关M2的漏极端P，即第一开关M1的栅极端P为低电位(low)，而另有跨接两电源(VDD，VSS)的电容C与第二开关，第一开关M1还连接控制内部电路50信道的晶体管(并未显示于此图)也为关闭状态，表示并未激活静电放电保护模式，而此时，内部电路50连接于第二开关M2栅极端Q的电压为高电位(high)，第二开关M2为开启状态(on)，由此信道随时与第二开关M2监控静电放电状态，此第二开关M2的开启状态还能避免第一电源VDD对第一开关M1产生噪声(noise)而影响其启闭状态与静电放电保护效能。

若于第一电源VDD到第二电源VSS间发生静电放电(ESD)现象，本装置的电容C即产生耦合效应，使第一开关M1的栅极端P为高电位，让第一开关M1为开启状态，即第二开关M2的漏极端P为高电位，因为内部电路50同时检测到静电放电，使连接的第二开关M2的栅极端Q为低电位，而为关闭状态。此时本发明的静电放电保护装置即提供一第一电源VDD到第二电源VSS的放电路径，将静电流导引至接地的第二电源VSS，完成静电放电保护的目的。因为第二开关M2的栅极连接内部电路50，而使第二开关M2随时掌控静电放电的漏电流情形，故可由此控制第一开关M1栅极端P的电位，进而掌控第一开关M1的开启时间，直到放电至某一设定的电流值，使在一有限面积内不需用到硅化物隔离块而能增加静电放电能力，以防止过大电流通过内部电路50。

图7为本发明静电放电保护装置第二实施例示意图。本实施例包括作为静电放电开关的第一开关M1，其栅极端连接内部电路中一第三开关M3的栅极，在无静电放电发生的正常运作模式下，其栅极端P为低电位，第一开关M1与第三开关M3为关闭状态；若发生静电放电情况，因电容C耦合效应，致使第一开关M1的栅极端P为高电位，使第一开关M1开启，静电流即由此放电路径导引至接地端，此时内部电路的第三开关M3也应栅极端P为高电位而开启，使第二开关M2的栅极端Q为低电位，此时，第二开关M2为关闭状态，当静电流愈驱流放完毕，第三开关M3漏极端Q，也就是第二开关M2的栅极端Q成为高电位，将第二开关M2开启，使其漏极端P，也就是第一开关M1的栅极端P为低电位，将第一开关M1关闭，而完成此次静电放电保护内部电路的目的。

图8为本发明静电放电保护装置第三实施例示意图。通过上述静电放电保护电路可实施于各种不同的电路形态，如可将电路中多个静电放电保护电路于两电源间(VDD，VSS)并联结合，如图标中将多个晶体管M，M’，M”等形成的开关相互并联，通过与内部电路80连接的检测电路82监控电路中静电放电状态，再逐一开启各晶体管开关，建立多个放电路径，并掌控晶体管的开启时间，可增加整体静电放电保护能力。

另有实施例可将本发明静电放电保护装置应用于电源的保护装置，还可应用于输出入系统(I/O system)中，对每个输入端做静电放电的保护，当有突然的大电流进入，均能由此达到以有限组件的面积达到高效能的静电放电保护能力。

综上所述，本发明为改善公知技术使用硅化物隔离块来增加静电放电防护能力的缺陷，通过使用金属氧化半导体组件(MOS)、栓锁检测电路(latch-detected turned-on circuit)与自我对准金属硅化工艺下(Salicide)的装置，使在不使用硅化物隔离块的情形下，使用自我对准金属硅化程序的工艺维持内部电路保持在一定运作电流的静电放电保护装置，达到布局面积小、防护能力大、减少寄生效应与改善高频运作的目的。

以上所述，仅为本发明的优选的具体实施例的详细说明与附图，凡按本发明精神与其类似变化的实施例，均应包含于本发明的范畴中，任何熟悉该项技术者在本发明的领域内，可轻易思及的变化或修饰均应涵盖在本发明的保护范围之中。

Claims (13)

1.一种静电放电保护装置，用于多个电源间，其中该装置包含：

一第一开关，为一金属氧化物半导体晶体管；以及

一检测电路，电性连接该第一开关的栅极端与一内部电路；

该检测电路检测到静电放电发生时，开启该第一开关，以使该静电放电保护装置在该第一开关的开启状态下以稳定电流放电，并非在组件的崩溃特性下而放电。

2.如权利要求1所述的静电放电保护装置，其特征是该第一开关为一自我对准金属硅化制备工艺制成的N型金属氧化半导体。

3.如权利要求1所述的静电放电保护装置，其特征是该静电放电保护装置跨接于该多个电源间。

4.如权利要求1所述的静电放电保护装置，其特征是该检测电路连接该第一开关的栅极端。

5.如权利要求1所述的静电放电保护装置，其特征是该第一开关电性连接该内部电路。

6.如权利要求1所述的静电放电保护装置，其特征是多个第一开关并联。

7.一种静电放电保护装置，用于多个电源间，其中该装置包括：

一第一开关，为一金属氧化物半导体晶体管；

一第二开关，该第二开关的漏极端连接该第一开关的栅极端；

一电容，连接该第一开关的栅极端并该第二开关的漏极端；以及

一内部电路，电性连接该第二开关的栅极端与该第一开关；

在静电放电发生时，该静电放电保护装置运作于该第一开关的开启状态时稳定电流下放电，非运作于组件崩溃特性下放电，且该第二开关的栅极端电位决定该第一开关的启闭状态。

8.如权利要求7所述的静电放电保护装置，其特征是该第一开关为一以自我对准金属硅化工艺制成的N型金属氧化物半导体晶体管。

9.如权利要求7所述的静电放电保护装置，其特征是该静电放电保护装置跨接于该多个电源间。

10.如权利要求7所述的静电放电保护装置，其特征是多个第一开关并联。

11.一种静电放电保护装置，用于多个电源间，在静电放电发生时，该静电放电保护装置于一第一开关的开启状态时稳定电流下放电，非运作于组件的崩溃特性下放电，该装置包含：

该第一开关，是以一自我对准金属硅化制备工艺制成的N型金属氧化物半导体晶体管；

一第二开关，该第二开关的漏极端连接该第一开关的栅极端，以控制该第一开关的启闭状态；

一电容，连接该第一开关的栅极端并该第二开关的漏极端；以及

一内部电路，电性连接该第二开关的栅极端与该第一开关。

12.如权利要求11所述的静电放电保护装置，其特征是该静电放电保护装置跨接于该多个电源间。

13.如权利要求11所述的静电放电保护装置，其特征是多个第一开关并联。

Images