CN100489633C

CN100489633C - 薄膜晶体管阵列基板

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Publication number: CN100489633C
Application number: CNB2005100028597A
Authority: CN
Inventors: 来汉中
Original assignee: AU Optronics Corp
Current assignee: AUO Corp
Priority date: 2005-01-25
Filing date: 2005-01-25
Publication date: 2009-05-20
Anticipated expiration: 2025-01-25
Also published as: CN1632676A

Abstract

本发明是关于一种薄膜晶体管阵列基板，其主要包括一基板、多数个扫描配线、多数个数据配线以及多数个像素结构。其中，扫描配线与数据配线皆配置在基板上，且扫描配线与数据配线是将基板区分为m行n列个像素区域。此外，每一像素结构配置于这些像素区域其中之一内，且像素结构是与对应的扫描配线及数据配线电性连接。每一像素结构具有一储存电容，且位于相同行数的储存电容分别具有相同的一储存电容值。另外，这些像素区域可区分为一第一储存电容区以及一第二储存电容区，其中位于第一储存电容区的储存电容值与位于第二储存电容区的储存电容值不同。

Description

薄膜晶体管阵列基板

技术领域

本发明涉及一种薄膜晶体管阵列基板(thin film transistor array，TFT array)，特别是涉及一种可改善液晶显示器的闪烁现象(flicker)的薄膜晶体管阵列基板。

背景技术

针对多媒体社会的急速进步，多半受惠于半导体元件或显示装置的飞跃性进步。就显示器而言，阴极射线管(cathode ray tube，CRT)因具有优异的显示品质与其经济性，一直独占近年来的显示器市场。然而，对于个人在桌上操作多数终端机/显示器装置的环境，或是以环保的观点切入，若以节省能源的潮流加以预测，阴极射线管因空间利用以及能源消耗上仍存在很多问题，而对于轻、薄、短、小以及低消耗功率的需求无法有效提供解决之道。因此，具有高画质、空间利用效率佳、低消耗功率、无辐射等优越特性的薄膜晶体管液晶显示器(thin film transistor liquid crystaldisplay，TFT-LCD)已逐渐成为市场的主流。

薄膜晶体管液晶显示器主要由薄膜晶体管阵列基板(thin filmtransistor array，TFT array)、彩色滤光基板(color filter)和液晶层(liquid crystal layer)所构成，其中薄膜晶体管阵列基板是由多个阵列排列的薄膜晶体管以及与每一个薄膜晶体管对应配置的像素电极(pixelelectrode，像素即为画素，以下均称为像素)所组成。而薄膜晶体管是用来作为液晶显示单元的开关元件。此外，为了控制个别的像素，通常会经由扫描配线(scan line)与数据配线(date line)以选取特定的像素，并藉由提供适当的操作电压，以显示对应此像素的显示数据。

图1是为现有习知一种薄膜晶体管液晶显示器的一像素的等效电路示意图。请参阅图1所示，现有习知薄膜晶体管液晶显示器的像素通常包含一薄膜晶体管110、一液晶电容CLC以及一储存电容(storagecapacitor)Cst。其中，液晶电容CLC是由薄膜晶体管阵列基板上的像素电极(pixel electrode)与彩色滤光基板上的共用电极(common electrode)耦合而成。此外，储存电容Cst是位于薄膜晶体管阵列基板上，而此储存电容Cst与液晶电容CLC以及扫描配线60电性连接。另外，薄膜晶体管110的闸极G、源极S以及汲极D分别与扫描配线50、数据配线80以及液晶电容CLC中的像素电极连接。而且，由于薄膜晶体管110的闸极G与汲极D于投影方向互相重叠，因此在闸极G与汲极D之间会存有一寄生电容(parasitic capacitor)Cgd。

图2是薄膜晶体管液晶显示器的驱动电压波形与穿透率的关系图。请参阅图1与图2所示，在期间T1内，薄膜晶体管110会打开，此时液晶电容CLC与储存电容Cst会充电至一电压Vp。而在期间T2内，薄膜晶体管110会关闭。然而，在薄膜晶体管110关闭的瞬间会产生一馈路流电压(feedthrough voltage)ΔVp，此馈路流电压ΔVp＝(Vgh-Vgl)Cgd/(Cgd+CLC+Cst)，其中Vgh为薄膜晶体管110处于开启状态的电压，而Vg1为薄膜晶体管110处于关闭状态的电压。

承上述，由图2中可知，薄膜晶体管110关闭的瞬间所产生的馈路流电压ΔVp会降低保持期间T2内的电压，使得保持期间T2内的穿透率较写入期间T1内的穿透率高。同理，保持期间T4内的穿透率也受馈路流电压ΔVp的影响，所以较写入期间T3内的穿透率低。此外，因为不同期间内的穿透率会改变，所以薄膜晶体管液晶显示器会有闪烁的现象。

图3是为测量现有习知一14.1寸的薄膜晶体管液晶显示器不同位置的最佳共用电压值所得的曲线图。请参阅图3所示，一般而言，上述的闪烁现象可以藉由调整共用电压值Vcom来改善。然而，从图3中可发现，在液晶显示器的同一列上，由左至右测量不同行数所得的最佳(不会发生闪烁现象)共用电压值皆不相同，且其分布范围相当大(0mV^-140mV)。所以无论共用电压值Vcom如何调整，仍然会与部分位置的最佳共用电压值有相当大的差距。以共用电压值Vcom为120mV为例，行数a的最佳共用电压值与共用电压值Vcom相差约70mV，而行数1的最佳共用电压值与共用电压值Vcom之差更达120mV。因此，在位置1及位置2会发生严重的闪烁现象，其闪烁程度容易被使用者察觉。

由此可见，上述现有的薄膜晶体管阵列基板在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决薄膜晶体管阵列基板存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。

有鉴于上述现有薄膜晶体管阵列基板存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的薄膜晶体管阵列基板，能够改进一般现有的薄膜晶体管阵列基板，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明目的在于，克服现有的薄膜晶体管阵列基板存在的缺陷，而提供一种新型结构的薄膜晶体管阵列基板，所要解决的技术问题是使其具有多数个储存电容值，因此可改善液晶显示器的闪烁现象，从而更加适于实用。

本发明与现有技术相比具有明显优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明提出一种薄膜晶体管阵列基板，其主要包括一基板、多数个扫描配线、多数个数据配线以及多数个像素结构。其中，扫描配线与数据配线配置皆于基板上，且扫描配线与数据配线是将基板区分为m行n列个像素区域。此外，每一像素结构配置于这些像素区域其中之一内，且像素结构是与对应的扫描配线及数据配线电性连接。每一像素结构具有一储存电容，且位于相同行数的储存电容分别具有相同的一储存电容值。另外，这些像素区域可区分为一第一储存电容区以及一第二储存电容区，其中位于第一储存电容区的储存电容值与位于第二储存电容区的储存电容值不同，且所述的第一储存电容区包括第1行至第X行的像素区域，第二储存电容区包括第X+1行至第m行的像素区域，其中1<X<m。

上述的薄膜晶体管阵列基板中，第二储存电容区的这些储存电容值例如是大于或小于第一储存电容区的这些储存电容值。

上述的薄膜晶体管阵列基板中，第一储存电容区的这些储存电容值例如皆相同，或是随着行数的增加而逐渐变大。

上述的薄膜晶体管阵列基板中，第一储存电容区例如包括多数个第一储存电容群，每一第一储存电容群例如包括至少1行像素区域。此外，每一第一储存电容群的这些储存电容值例如皆相同，且不同的这些第一储存电容群的这些储存电容值例如是随着行数的增加而逐渐变大。

上述的薄膜晶体管阵列基板中，第一储存电容区例如包括二第一储存电容群，其分别包括第1行至第X₁行的这些像素区域以及第X₁+1行至第X行的这些像素区域，其中1<X₁<X。此外，第X₁+1行至第X行的这些储存电容值例如是大于第1行至第X₁行的这些储存电容值。

上述的薄膜晶体管阵列基板中，第1行至第X₁行的这些储存电容值例如是随着行数的增加而逐渐变大。此外，第X₁+1行至第X行的这些储存电容值例如均相同。

上述的薄膜晶体管阵列基板中，第二储存电容区的这些储存电容值例如皆相同。

上述的薄膜晶体管阵列基板中，第二储存电容区的这些储存电容值例如是随着行数的增加而逐渐变小或逐渐变大。

上述的薄膜晶体管阵列基板中，第二储存电容区例如包括多数个第二储存电容群，每一第二储存电容群例如包括至少1行的像素区域。此外，每一第二储存电容群的这些储存电容值例如皆相同，且不同的这些第二储存电容群的这些储存电容值例如是随着行数的增加而逐渐变大或逐渐变小。

本发明的薄膜晶体管阵列基板具有二种以上的储存电容值，且藉由不同的储存电容值，可改变第1行至第m行的最佳共用电压值，以使最佳共用电压值分布的范围缩小。此外，藉由调整共用电压值，使其与各行的最佳共用电压值之差皆在适当的范围内。因此，本发明的薄膜晶体管阵列基板可改善液晶显示器的闪烁现象，使其不易被使用者察觉。

经由上述可知，本发明是关于一种薄膜晶体管阵列基板，其主要包括一基板、多数个扫描配线、多数个数据配线以及多数个像素结构。其中，扫描配线与数据配线皆配置在基板上，且扫描配线与数据配线是将基板区分为m行n列个像素区域。此外，每一像素结构配置于这些像素区域其中之一内，且像素结构是与对应的扫描配线及数据配线电性连接。每一像素结构具有一储存电容，且位于相同行数的储存电容分别具有相同的一储存电容值。另外，这些像素区域可区分为一第一储存电容区以及一第二储存电容区，其中位于第一储存电容区的储存电容值与位于第二储存电容区的储存电容值不同。

综上所述，本发明特殊结构的薄膜晶体管阵列基板，其具有多数个储存电容值，因此可改善液晶显示器的闪烁现象。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在产品结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的薄膜晶体管阵列基板具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是现有一种薄膜晶体管液晶显示器的一像素的等效电路示意图。

图2是薄膜晶体管液晶显示器的驱动电压波形与穿透率的关系图。

图3是测量现有习知一14.1寸的薄膜晶体管液晶显示器不同位置的最佳共用电压值所得的曲线图。

图4是依照本发明一较佳实施例所述的一种薄膜晶体管阵列基板的结构示意图。

图5A至图5L是12种储存电容值与行数的关系图。

图6A至图6L是另12种储存电容值与行数的关系图。

图7A与图7B是测量一使用本实施例的薄膜晶体管阵列基板的液晶显示器在不同行数的最佳共用电压值所得的曲线图。

50、60、210：扫描配线 80、220：数据配线

110、232：薄膜晶体管 200：薄膜晶体管阵列基板

230：像素结构 234：像素电极

240：像素区域 250：第一储存电容区

252：第一储存电容群 260：第二储存电容区

262：第二储存电容群 CLC：液晶电容

Cgs：寄生电容 Cst：储存电容

D：汲极 G：闸极

S：源极 T1、T2、T3、T4：期间

Vp：电压 ΔVp：馈路流电压

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的薄膜晶体管阵列基板其具体实施方式、结构、特征及其功效，详细说明如后。

图4是依照本发明一较佳实施例所述的一种薄膜晶体管阵列基板的结构示意图。请参阅图4所示，本实施例的薄膜晶体管阵列基板200，其主要包括一基板(图中未示)、多数个扫描配线210、多数个数据配线220以及多数个像素结构230。其中，扫描配线210与数据配线220皆配置在基板上，且扫描配线210与数据配线230是将基板区分为m行n列个像素区域240。此外，每一像素结构230配置于这些像素区域240其中之一内，且像素结构230是与对应的扫描配线210及数据配线220电性连接。每一像素结构230具有一储存电容Cst，且位于相同行数的储存电容Cst分别具有相同的一储存电容值CstN(N代表行数)。另外，这些像素区域240可区分为一第一储存电容区250以及一第二储存电容区260，其中位于第一储存电容区250的储存电容值与位于第二储存电容区260的储存电容值不同。

上述的薄膜晶体管阵列基板200中，第一储存电容区250例如包括第1行(图中未示)至第X行的像素区域240，且第二储存电容区260例如包括第X+1行至第m行(图中未示)的像素区域240，其中1<X<m。此外，在本实施例中第X行例如是图3中最佳共用电压值为最高值的位置，然而，上述的X值端视薄膜晶体管阵列基板200的设计而定，熟习该项技术者在参阅本发明的内容后，当可作适当的更动。

本发明一较佳实施例中，每一像素结构230例如包括一薄膜晶体管232与一像素电极234。其中薄膜晶体管232为开关元件，其与扫描配线210及数据配线220电性连接。而每一像素区域240内的像素电极234与薄膜晶体管232电性连接，且像素电极234例如与扫描配线210耦合为一储存电容Cst。

值得注意的是，上述的像素电极234亦可与共用配线(图中未示)耦合为一储存电容Cst。此外，上述的储存电容Cst是以金属层-绝缘层-铟锡氧化物层(Metal-Insulator-ITO，MII)的架构为例。然而，在本实施例中储存电容Cst亦可为金属层-绝缘层-金属层(Metal-Insulator-Metal，MIM)的架构。

图5A至图5K是为12种储存电容值与行数的关系图。请参阅图4、图5A至图5K所示，在本实施例中第二储存电容区260的储存电容值CstX+1～Cstm例如是大于第一储存电容区250的储存电容值Cst1～CstX。此外，请参阅图5A与图5B所示，第一储存电容区250的储存电容值Cst1～CstX例如皆相同(如线L1所示)，且第二储存电容区260的这些储存电容值CstX+1～Cstm例如皆相同(如线L2所示)，或是随着行数的增加而逐呈线性递增(如线L3所示)或非线性递增(如线L4或线L5所示)。

请参阅图5C所示，在第二储存电容区260的储存电容值CstX+1～Cstm大于第一储存电容区250的储存电容值Cst1～CstX，且第一储存电容区250的储存电容值Cst1～CstX皆相同(如线L1所示)的情况下，第二储存电容区260例如包括多数个第二储存电容群262。其中，每一第二储存电容群262例如包括至少1行的像素区域240。亦即，每一第二储存电容群262可包括1行、2行、3行...等多数行的像素区域240，且不同的第二储存电容群262可包括不同行数的像素区域240。此外，每一第二储存电容群262的储存电容值CstN例如皆相同，且不同的第二储存电容群262的储存电容值CstN例如是随着行数的增加而逐渐变大(如线L6所示)。

请参阅图5D至图5F所示，在第二储存电容区260的储存电容值CstX+1～Cstm大于第一储存电容区250的储存电容值Cst1～CstX的情况下。第一储存电容区250的储存电容值Cst1～CstX例如是随着行数的增加而呈线性递增(如线L7所示)或非线性递增(如线L8或线L9所示)。此外，第二储存电容区260的储存电容值CstX+1～Cstm例如皆相同(如线L10所示)、随着行数的增加而呈线性递增(如线L11所示)或非线性递增(如线L12或线L13所示)，或是区分为多数个第二储存电容群262，且不同的第二储存电容群262的储存电容值CstN例如是随着行数的增加而逐渐变大(如线L14所示)。

请参阅图5G至图5I所示，在第二储存电容区260的储存电容值CstX+1～Cstm大于第一储存电容区250的储存电容值Cst1～CstX的情况下。第一储存电容区250例如包括多数个第一储存电容群252。其中，每一第一储存电容群252例如包括至少1行像素区域240。亦即，每一第一储存电容群252可包括1行、2行、3行...等多数行的像素区域240，且不同的第一储存电容群252可包括不同行数的像素区域240。此外，每一第一储存电容群252的储存电容值CstN例如皆相同，且不同的第一储存电容群252的储存电容值CstN例如是随着行数的增加而逐渐变大(如线L15所示)。另外，第二储存电容区260的储存电容值CstX+1～Cstm例如皆相同(如线L16所示)、随着行数的增加而呈线性递增(如线L17所示)或非线性递增(如线L18或线L19所示)，或是区分为多数个第二储存电容群262，且不同的第二储存电容群262的储存电容值CstN例如是随着行数的增加而逐渐变大(如线L20所示)。

请参阅图5J至图5L所示，在本发明一较佳实施例中，第一储存电容区250例如是包括二第一储存电容群252，其分别包括第1行至第X₁行的像素区域以及第X₁+1行至第X行的像素区域240，其中1<X₁<X。此外，第X₁+1行至第X行的储存电容值CstX₁+1～CstX例如是大于第1行至第X₁行的储存电容值Cst1～CstX₁。而第1行至第X₁行的储存电容值Cst1～CstX₁例如是随着行数的增加而呈线性递增(如线L21所示)或非线性递增(如线L22或线L23所示)。另外，第X₁+1行至第X行的储存电容值CstX₁+1～CstX例如均相同(如线L24所示)。

承上述，在图5J至图5L中，第二储存电容区260的储存电容值CstX+1～Cstm例如皆相同(如线L25所示)、随着行数的增加而呈线性递增(如线L26所示)或非线性递增(如线L27或线L28所示)，或是区分为多数个第二储存电容群262，且不同的第二储存电容群262的储存电容值CstN例如是随着行数的增加而逐渐变大(如线L29所示)。

图6A至图6K是另12种储存电容值与行数的关系图。请参阅图4、图6A至图6K所示，本实施例中第二储存电容区260的储存电容值CstX+1～Cstm例如是小于第一储存电容区250的储存电容值Cst1～CstX。此外，请先参阅图6A与图6B所示，第一储存电容区250的储存电容值Cst1～CstX例如皆相同(如线L30所示)，且第二储存电容区260的这些储存电容值CstX+1～Cstm例如皆相同(如线L31所示)，或是随着行数的增加而逐呈线性递减(如线L32所示)或非线性递减(如线L33或线L34所示)。

请参阅图6C所示，在第二储存电容区260的储存电容值CstX+1～Cstm小于第一储存电容区250的储存电容值Cst1～CstX，且第一储存电容区250的储存电容值Cst1～CstX皆相同(如线L30所示)的情况下，第二储存电容区260例如包括多数个第二储存电容群262。其中，每一第二储存电容群262例如包括至少1行的像素区域240。此外，每一第二储存电容群262的储存电容值CstN例如皆相同，且不同的第二储存电容群262的储存电容值CstN例如是随着行数的增加而逐渐变小(如线L35所示)。

请参阅图6D至图6F所示，在第二储存电容区260的储存电容值CstX+1～Cstm小于第一储存电容区250的储存电容值Cst1～CstX的情况下。第一储存电容区250的储存电容值Cst1～CstX例如是随着行数的增加而呈线性递增(如线L36所示)或非线性递增(如线L37或线L38所示)。此外，第二储存电容区260的储存电容值CstX+1～Cstm例如皆相同(如线L39所示)、随着行数的增加而呈线性递减(如线L40所示)或非线性递减(如线L41或线L42所示)，或是区分为多数个第二储存电容群262，且不同的第二储存电容群262的储存电容值CstN例如是随着行数的增加而逐渐变小(如线L43所示)。

请参阅图6G至图6I所示，在第二储存电容区260的储存电容值CstX+1～Cstm小于第一储存电容区250的储存电容值Cst1～CstX的情况下。第一储存电容区250例如包括多数个第一储存电容群252。其中，每一第一储存电容群252例如包括至少1行像素区域240。此外，每一第一储存电容群252的储存电容值CstN例如皆相同，且不同的第一储存电容群252的储存电容值CstN例如是随着行数的增加而逐渐变大(如线L44所示)。另外，第二储存电容区260的储存电容值CstX+1～Cstm例如皆相同(如线L45所示)、随着行数的增加而呈线性递减(如线L46所示)或非线性递减(如线L47或线L48所示)，或是区分为多数个第二储存电容群262，且不同的第二储存电容群262的储存电容值CstN例如是随着行数的增加而逐渐变小(如线L49所示)。

请参阅图6J至图6L所示，在本发明一较佳实施例中，第一储存电容区250例如是包括二第一储存电容群252，其分别包括第1行至第X₁行的像素区域以及第X₁+1行至第X行的像素区域240，其中1<X₁<X。此外，第X₁+1行至第X行的储存电容值CstX₁+1～CstX例如是大于第1行至第X₁行的储存电容值Cst1～CstX₁。而第1行至第X₁行的储存电容值Cst1～CstX₁例如是随着行数的增加而呈线性递增(如线L50所示)或非线性递增(如线L51或线L52所示)。另外，第X₁+1行至第X行的储存电容值CstX₁+1～CstX例如均相同(如线L53所示)。

承上述，在图6J至图6L中，第二储存电容区260的储存电容值CstX+1～Cstm例如皆相同(如线L54所示)、随着行数的增加而呈线性递减(如线L55所示)或非线性递减(如线L56或线L57所示)，或是区分为多数个第二储存电容群262，且不同的第二储存电容群262的储存电容值CstN例如是随着行数的增加而逐渐变小(如线L58所示)。

图7A与图7B是为测量一使用本发明的薄膜晶体管阵列基板的液晶显示器在不同行数的最佳共用电压值所得的曲线图。请先参阅图4与图7A所示，由图7A中可知，本发明例的薄膜晶体管阵列基板200可缩小第1行至第m行(即第一储存电容区250)的最佳共用电压值的分布范围。在图7A中，例如是使最佳共用电压值的分布范围由0mV～140mV缩小为100mV～140mV。同样以共用电压值Vcom为120mV为例，在第1行与第a行的最佳共用电压值与共用电压值Vcom之差分别缩小为20mV与5mV(现有习知为120mV与70mV)。因此，本实施例的薄膜晶体管阵列基板200可大幅降低第1行与第a行的闪烁程度，使其不易被使用者察觉。

请参阅图4与7B所示，本发明薄膜晶体管阵列基板200可同时缩小第1行至第X行(即第一储存电容区250)以及第X+1行至第m行(即第二储存电容区260)的最佳共用电压值的分布范围。在图7B中，例如是使最佳共用电压值的分布范围分别由0mV～140mV与100mV～140mV缩小为120mV～140mV。以共用电压值Vcom为130mV为例，不同行数的最佳共用电压值与共用电压值Vcom之差的最大值仅为10mV。因此，本发明的薄膜晶体管阵列基板200可使液晶显示器的闪烁程度变的非常轻微，且几乎不会被使用者察觉。

值得注意的是，上述内容是以测量一14.1寸的薄膜晶体管液晶显示器不同行数的最佳共用电压值所得的曲线图为例进行说明，并非用以限定本发明，亦即本发明的薄膜晶体管阵列基板可适用于任何尺寸的薄膜晶体管液晶显示器。此外，图7A与图7B中所呈现的图形及数据数据仅为举例之用，并非用以限定本发明，任何熟习此项技术者在参阅本发明之后，当可藉由改变不同的储存电容值使图7A与图7B中所呈现的图形及数据数据改变，惟其仍应属于本发明的范畴内。

综上所述，本发明的薄膜晶体管阵列基板因具有多数个储存电容值，且藉由不同的储存电容值，可改变第1行至第m行的最佳共用电压值，以使最佳共用电压值分布的范围缩小。此外，藉由调整共用电压值，使其与各行的最佳共用电压值之差皆在一适当的范围内。因此，本发明的薄膜晶体管阵列基板可改善液晶显示器的闪烁现象，使闪烁程度变的非常轻微，且不易被使用者察觉。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims

1、一种薄膜晶体管阵列基板，其特征在于其包括；

一基板；

多数个扫描配线，配置在该基板上；

多数个数据配线，配置在该基板上，其中该些扫描配线与该些数据配线是将该基板区分为m行n列个像素区域；以及

多数个像素结构，每一像素结构配置于该些像素区域其中之一内，且该些像素结构是与对应的该些扫描配线及该些数据配线电性连接，每一该些像素结构具有一储存电容，且位于相同行数的该些储存电容分别具有相同的一储存电容值，该些像素区域是区分为一第一储存电容区以及一第二储存电容区，其中位于该第一储存电容区的该些储存电容值与位于该第二储存电容区的该些储存电容值不同，且所述的第一储存电容区包括第1行至第X行的该些像素区域，该第二储存电容区包括第X+1行至第m行的该些像素区域，其中1<X<m。

2、根据权利要求1所述的薄膜晶体管阵列基板，其特征在于其中所述的第二储存电容区的该些储存电容值是大于该第一储存电容区的该些储存电容值。

3、根据权利要求1所述的薄膜晶体管阵列基板，其特征在于其中所述的第二储存电容区的该些储存电容值是小于该第一储存电容区的该些储存电容值。

4、根据权利要求1所述的薄膜晶体管阵列基板，其特征在于其中所述的第一储存电容区的该些储存电容值皆相同。

5、根据权利要求1所述的薄膜晶体管阵列基板，其特征在于其中所述的第一储存电容区的该些储存电容值是随着行数的增加而逐渐变大。

6、根据权利要求1所述的薄膜晶体管阵列基板，其特征在于其中所述的第一储存电容区包括多数个第一储存电容群，每一该些第一储存电容群包括至少一行该些像素区域。

7、根据权利要求6所述的薄膜晶体管阵列基板，其特征在于其中每一该些第一储存电容群的该些储存电容值皆相同，且不同的该些第一储存电容群的该些储存电容值是随着行数的增加而逐渐变大。

8、根据权利要求1所述的薄膜晶体管阵列基板，其特征在于其中所述的第一储存电容区包括二第一储存电容群，其分别包括第1行至第X₁行的该些像素区域以及第X₁+1行至第X行的该些像素区域，其中1<X₁<X。

9、根据权利要求8所述的薄膜晶体管阵列基板，其特征在于其中第X₁+1行至第X行的该些储存电容值是大于第1行至第X₁行的该些储存电容值。

10、根据权利要求8所述的薄膜晶体管阵列基板，其特征在于其中第1行至第X₁行的该些储存电容值是随着行数的增加而逐渐变大。

11、根据权利要求8所述的薄膜晶体管阵列基板，其特征在于其中第X₁+1行至第X行的该些储存电容值均相同。

12、根据权利要求1所述的薄膜晶体管阵列基板，其特征在于其中所述的第二储存电容区的该些储存电容值皆相同。

13、根据权利要求1所述的薄膜晶体管阵列基板，其特征在于其中所述的第二储存电容区的该些储存电容值是随着行数的增加而逐渐变小。

14、根据权利要求1所述的薄膜晶体管阵列基板，其特征在于其中所述的第二储存电容区的该些储存电容值是随着行数的增加而逐渐变大。

15、根据权利要求1所述的薄膜晶体管阵列基板，其特征在于其中所述的第二储存电容区包括多数个第二储存电容群，每一该些第二储存电容群包括至少一行的该些像素区域。

16、根据权利要求15所述的薄膜晶体管阵列基板，其特征在于其中每一该些第二储存电容群的该些储存电容值皆相同，且不同的该些第二储存电容群的该些储存电容值是随着行数的增加而逐渐变大。

17、根据权利要求15所述的薄膜晶体管阵列基板，其特征在于其中每一该些第二储存电容群的该些储存电容值皆相同，且不同的该些第二储存电容群的该些储存电容值是随着行数的增加而逐渐变小。