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CN100477205C - 静电放电防护的晶体管以及形成两个邻近的晶体管的方法 - Google Patents

静电放电防护的晶体管以及形成两个邻近的晶体管的方法 Download PDF

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CN100477205C CNB2005101090487A CN200510109048A CN100477205C CN 100477205 C CN100477205 C CN 100477205C CN B2005101090487 A CNB2005101090487 A CN B2005101090487A CN 200510109048 A CN200510109048 A CN 200510109048A CN 100477205 C CN100477205 C CN 100477205C
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Abstract

本发明提供一种静电放电防护的晶体管以及形成两个邻近的晶体管的方法，所述用于静电放电防护的晶体管结构包含有至少两个邻近的晶体管，设置于一基底上。该等晶体管的栅极与源极相互耦接，该等晶体管的漏极相互邻近但分开，作为一个分割的漏极注入结构。该分割的漏极注入结构包含有被一轻掺杂漏极区以及一环注入区所隔开的至少两个漏极注入区。至少该等漏极注入区的其中之一是耦接至一电路的一输出入焊垫。本发明不用增加光罩，可以简化集成电路制造过程、时间、以及成本，同时提供适当的静电放电防护。

Description

静电放电防护的晶体管以及形成两个邻近的晶体管的方法
技术领域
本发明是大致关于互补式金属氧化半导体(complementarymetal-oxide-semiconductor)集成电路(integrated circuits，IC)，尤指分开的漏极注入区的形成，用来增强IC的静电放电(electrostatic discharge，ESD)防护能力，同时简化了IC的制造过程。
背景技术
如同元件尺寸不断的缩减，元件对于ESD损害也就更为敏感。ESD事件发生在当电荷，于非常短的时间内，传输于一个或是多个IC的接脚(pin)，与另一个导电物之间。传输的时间一般短于一微秒(microsecond)。这么快速的电荷传输往往产生高电压，一旦电压高过一些绝缘层(譬如说二氧化硅)的崩溃电压，便会对元件产生永久的伤害。为了处理ESD事件所导致的问题，IC制造厂已经设计了许多不同的结构，放在IC装置的输出或是输入焊垫上，来排放ESD电流，以避免ESD电流流过一些敏感的内部结构。然而，传统的ESD防护结构需要有额外的光罩以及制程来实现，所以，往往就增加了IC的制造时间以及成本。
因此，CMOS IC ESD防护设计就急切的需要改善的ESD防护结构。这样的防护结构最好可以实现于N型或是P型CMOS元件上，而且不用增加额外的光罩或是制程，因此，可以简化IC制造时间以及成本，同时提供适当的ESD防护。
发明内容
本发明提供一种用于静电放电防护的晶体管结构。该结构包含有至少两个邻近的晶体管，设置于一基底上。该至少两个邻近的晶体管各自的栅极与源极相互耦接，且该至少两个邻近的晶体管的栅极耦接，并且该至少两个邻近的晶体管的源极耦接，该至少两个邻近的晶体管的漏极相互邻近但分开，作为一个分割的漏极注入结构。该分割的漏极注入结构包含有被一轻掺杂漏极区(lightly doped drain)以及一环(halo)注入区所隔开的至少两个漏极注入区。至少该等漏极注入区的其中之一是耦接至一电路的一输出入焊垫。
本发明所述的用于静电放电防护的晶体管结构，另包含有两个袋型区域，用来包绕于该至少两个邻近的晶体管的栅极下的该轻掺杂漏极区的角落。
本发明所述的用于静电放电防护的晶体管结构，该环注入区的深度至少是0.5微米。
本发明所述的用于静电放电防护的晶体管结构，所有的该等漏极注入区是耦接至该输出入焊垫。
本发明所述的用于静电放电防护的晶体管结构，该等漏极注入区的数目是为奇数，且该等漏极注入区是被该轻掺杂漏极区以及该环注入区所隔开。
本发明所述的用于静电放电防护的晶体管结构，仅有一个中间漏极注入区耦接到该输出入焊垫。
本发明所述的用于静电放电防护的晶体管结构，该至少两个邻近的晶体管是为N型金属氧化物半导体(NMOS)晶体管，且一寄生的npn晶体管是由耦接至该输出入焊垫的该等漏极注入区、该基底、以及该等源极所构成，用以释放静电放电电流。
本发明所述的用于静电放电防护的晶体管结构，该等漏极注入区是为N型重掺杂，该环注入区是为P型，以及该轻掺杂漏极区是为N型。
本发明所述的用于静电放电防护的晶体管结构，该至少两个邻近的晶体管是为P型金属氧化物半导体(PMOS)晶体管，且一寄生的pnp晶体管是由耦接至该输出入焊垫的该等漏极注入区、该基底、以及该等源极所构成，用以释放静电放电电流。
本发明所述的用于静电放电防护的晶体管结构，该等漏极注入区是为P型重掺杂，该环注入区是为N型，以及该轻掺杂漏极区是为P型。
本发明所述的用于静电放电防护的晶体管结构，另包含有栅间隙壁，形成于该至少两个邻近的晶体管的栅极的侧壁上。
本发明所述的用于静电放电防护的晶体管结构，该两个漏极注入区以及该轻掺杂漏极区为一第一导电型，该环注入区为一第二导电型，该第一导电型与该第二导电型相反。
本发明的另提供一种用于静电放电防护的晶体管结构。该晶体管结构包含有至少两个邻近的晶体管以及二袋型区域。该两个邻近的晶体管设置于具有一第一导电性的一基底上。该等晶体管的栅极与源极相互耦接，该等晶体管的漏极相互邻近但分开，作为一个分割的漏极注入结构。该二袋型区域用来包绕于该等晶体管的栅极下的一轻掺杂漏极区的角落。该分割的漏极注入结构包含有两个具有一第二导电型的漏极注入区，该第二导电型与该第一导电型互补。该分割的漏极注入结构另包含有具有该第一导电型的一轻掺杂漏极区(lightly doped drain)以及具有该第二导电型的一环(halo)注入区。该环(halo)注入区是设于该轻掺杂漏极区的下方。该环(halo)注入区与该轻掺杂漏极区分割该等漏极注入区。至少该等漏极注入区的其中之一是耦接至一电路的一输出入焊垫。
本发明另提供一种形成两个邻近的晶体管的方法，该两个邻近的晶体管具有相互邻近的漏极，作为静电放电防护，该形成两个邻近的晶体管的方法包含：形成至少两个栅极于一基底上，该等栅极相互邻近；形成一轻掺杂漏极区于该基底中，位于该等栅极之间；形成一环注入区，围绕该等栅极之间的该轻掺杂漏极区；形成至少二分开的漏极注入区，至少与该轻掺杂漏极区以及该环注入区的一部分重叠；以及形成至少二分开的源极注入区，作为该两个邻近的晶体管的二源极；其中，该两个邻近的晶体管各自的栅极与源极相互耦接至一预定供应电压，且该两个邻近的晶体管的栅极耦接，并且该两个邻近的晶体管的源极耦接。
本发明所述的形成两个邻近的晶体管的方法，另包含有：于形成该等分开的漏极注入区之前，形成至少一间隙壁(spacer)于该等栅极的侧壁上。
本发明所述的形成两个邻近的晶体管的方法，该环注入区的深度至少为0.5微米。
本发明所述静电放电防护的晶体管以及形成两个邻近的晶体管的方法，不用增加光罩，因此，可以简化IC制造过程、时间、以及成本，同时提供适当的CMOS IC ESD防护。
附图说明
图1A是为一传统CMOS输出电路100的电路图；
图1B为NMOS ESD防护晶体管112的一般电路设计图；
图1C显示具有四个并排的NMOS晶体管114、116、118以及120的NMOS ESD防护晶体管112的一张剖面图122；
图1D为PMOS ESD防护晶体管110的一般电路设计图；
图1E显示具有四个并排的PMOS晶体管144、146、148、以及150的PMOS ESD防护晶体管110的一张剖面图142；
图2显示依据本发明实施的一NMOS ESD防护晶体管200的剖面图；
图3A至图3D为制程中一连串的剖面图302、304、306以及308，借以显示依据本发明实施的CMOS IC分割的漏极注入结构的形成过程；
图4为具有三个漏极结构212以及三个漏极接触214的NMOSESD防护晶体管400的剖面图；
图5为具有三个漏极结构212以及一个漏极接触214的NMOSESD防护晶体管500的剖面图；
图6为具有三个漏极结构212以及两个漏极接触214的PMOSESD防护晶体管600的剖面图；
图7为具有三个漏极结构212以及三个漏极接触214的PMOSESD防护晶体管700的剖面图；
图8为具有三个漏极结构212以及一个漏极接触214的PMOSESD防护晶体管800的剖面图。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
以下提供一改善的ESD防护结构的细部描述。这样的ESD防护结构可以实施于N型以及P型CMOS元件上，而且不用增加光罩，因此，可以简化IC制造过程、时间、以及成本，同时提供适当的CMOS IC ESD防护。
图1A是为一传统CMOS输出电路100的电路图。于此输出电路100中，一输出信号102送到一输出焊垫104。一个PMOS晶体管106跟一个NMOS晶体管108构成一个反向器级，反向器级的输出则直接连到输出焊垫104。此外，一个PMOS ESD防护晶体管110跟一个NMOS ESD防护晶体管112构成一个虚置(dummy)级，作为ESD防护元件来保护输出电路100。ESD防护晶体管110跟112在输出电路100正常操作时，并没有动作。
在ESD事件时，一个相当高的瞬间电压可能出现在输出焊垫104上。这个瞬间电压可能高达数千伏特，但是只有持续约一微秒。如果这么一个ESD瞬间电压发生在输出焊垫104上，那么PMOSESD防护晶体管110跟NMOS ESD防护晶体管112其中之一将会把ESD电流导入VCC供应电压线或是VSS接地电压线中，借此保护输出电路100中的元件。
图1B为NMOS ESD防护晶体管112的一般电路设计图。NMOS ESD防护晶体管112具有四个整合在一起，并排的NMOS晶体管元件114、116、118、以及120。四个NMOS晶体管元件大致上是在一个接地的架构。每一个晶体管元件的栅极跟源极都连接到VSS，而每个晶体管元件的漏极都透过IC中的金属层(未显示)，连接到输出焊垫104。
图1C显示具有四个并排的NMOS晶体管114、116、118以及120的NMOS ESD防护晶体管112的一张剖面图122。多个并排的晶体管可以用来增加释放ESD电流的能力。四个NMOS晶体管中，每一个都设于一个P型阱124中。NMOS ESD防护晶体管112具有一栅氧化层126、一多晶硅栅128、N重掺杂漏极、源极区130与132、以及金属漏极接触区134。晶体管透过浅沟隔离结构136跟其他晶体管相隔离。多晶硅栅128叠加在P型阱124上，可以给每一个晶体管，在N重掺杂漏极区130以及源极区132之间形成一沟道区。
注入的P型区138比起周围的P型阱区124有较高的掺杂浓度。因此，P型区138可以在N重掺杂漏极130下方，创造一个比较陡峭的PN结(PN junction)。比较陡峭的PN结可以具有比较低的结逆向崩溃电压。此外，比较陡峭的PN结也可以增加结电容。而ESD事件时，暂态能量能够透过结电容的传导，于P型阱124中，引起暂态电流。如以下公式所示：
Ip-well＝Cj×dV/dt
因此，P型阱124中的暂态电流将会随着结电容的增加而增加。在N重掺杂漏极区130下方的P型区138也可以协助在P型阱124中形成一个寄生的NPN晶体管140。N重掺杂漏极130以及P型区138构成了一个N+P-的集极(collector)/基极(base)结，而P型阱区124跟N重掺杂源极区132构成了另一个N+P-的基极(base)/射极(emitter)结。因为P型区138的存在，透过如此的崩溃电压的下降以及结电容的增加，寄生的NPN晶体管140可以更早的开启，来更快速的释放ESD电流。所有四个NMOS晶体管114、116、118、以及120以一样的方式操作。
因为P型区138的存在，透过如此的崩溃电压的下降以及结电容的增加，寄生的NPN晶体管140可以更早的开启，来更快速的释放ESD电流，所以可以提供给输出电路100更好的ESD防护。
P型区138只有形成在四个NMOS晶体管114、116、118、以及120的N重掺杂漏极区130下面。而这样的P型区138需要至少一个额外的光罩以及额外的离子注入步骤，因此，增加了制作的成本以及制程的时间。
图1D为PMOS ESD防护晶体管110的一般电路设计图。PMOS ESD防护晶体管110具有四个整合在一起，并排的PMOS晶体管元件144、146、148、以及150。每一个晶体管元件的栅极跟源极都连接到VCC，而每个晶体管元件的漏极都透过IC中的金属层(未显示)，连接到输出焊垫104。
图1E显示具有四个并排的PMOS晶体管144、146、148、以及150的PMOS ESD防护晶体管110的一张剖面图142。多个并排的晶体管可以用来增加释放ESD电流的能力。四个PMOS晶体管中，每一个都设于一个N型阱152中。PMOS晶体管的一漏极区154跟一源极区156都是掺杂以P型掺杂物。N型区158形成在漏极区154下方。在N型阱152中新增加N型区158需要有至少一个额外的光罩以及额外的离子注入步骤，因此，增加了制作的成本以及制程的时间。
图2显示依据本发明实施的一NMOS ESD防护晶体管200的剖面图。NMOS ESD防护晶体管200有一个分割的漏极注入结构，创造了两个漏极区块，具有两个漏极接触。NMOS ESD防护晶体管200具有四个整合在一起、平行的四个NMOS晶体管202、204、206以及208。在此实施例中，分割的漏极注入结构210改造了传统如图1C中所显示的单一N重掺杂结构130，而变成两个N重掺杂区212。此实施例也提供了两个金属漏极接触214，来耦接至输出入焊垫(未显示)。
分割的漏极注入结构210是以下列步骤制作。首先，先离子注入，在漏极区的基底表面，形成轻掺杂漏极区(lightly doped drainregion，LDD)结构216。LDD结构216是以比漏极区淡的掺杂物形成，而且是用来控制漏极到基底之间的崩溃电压。因为浓度的降低，漏极跟沟道界面附近的电场变化可以变小。一般，这个步骤是在间隙壁与重掺杂离子注入步骤之前执行，以中度剂量的N型掺杂进行。
一P型注入区218(一般称为环(halo))接着形成在LDD结构216底下。栅间隙壁(gate spacers)(未显示)形成在栅极的侧壁上面，然后接着形成N重掺杂漏极区212跟N重掺杂源极区220。这样的制造过程创造了分割的漏极注入结构210，其包含了两个N重掺杂漏极区212，被LDD结构216跟P型环注入区218所分割。图3A至图3D显示了分割的漏极注入结构210的制程。
这样新的分割的漏极注入结构210制造过程形成了一个寄生的NPN晶体管222，而这个NPN晶体管222操作的方式跟图1C中依照现有技术所形成的NPN晶体管140相类似。当ESD瞬间电压发生在输出焊垫上并传导到金属漏极接触214时，ESD电流将会透过NPN寄生晶体管222，被传送到P型阱。接着，如同N重掺杂源极结构220连接到VSS，ESD电流将会透过寄生NPN晶体管222，流到VSS，借此保护输出电路100。
这样的实施例减免了如同图1C中传统制程里为了要形成P型轻掺杂区所需要的额外光罩。LDD光罩可以用来形成P型轻掺杂区。透过分割的漏极注入结构210所新形成的P型环注入区218，可以简化了传统的制程以及成本，但是同时增加了ESD防护能力。
图3A至图3D为制程中一连串的剖面图302、304、306以及308，借以显示依据本发明实施的CMOS IC分割的漏极注入结构的形成过程。
如同图3A所示，制程上，先执行LDD注入步骤。在还没进行LDD注入步骤之前，栅氧化层126与多晶硅栅128都已经形成在P型阱124上了。LDD结构216是以轻掺杂的N型掺杂物注入入源极区310跟漏极区312中所形成。LDD结构216是设计来控制漏极到基底之间的崩溃电压。
如同图3B显示，制程接着于P型阱124中，形成P型轻掺杂注入区314。请注意，形成P型轻掺杂注入区314的过程，并不需要用特地使用另一道光罩，只需要使用跟形成LDD结构216一样的光罩就可以了。
如同图3C显示，制程接着形成栅间隙壁316，用来在后续的制程中保护多晶硅栅128的侧壁以及栅氧化层126。接着如同图3D所示，制程到了分割的漏极注入结构210的形成。用N型掺杂物进行对于源极区310以及漏极区312进行重掺杂，可以分别形成N形重掺杂源极结构220以及分割的漏极结构212。N形重掺杂源极结构220以及分割的漏极结构212所在的地方，因为浓度的关系，P型轻掺杂注入区314将会被覆盖过去而消失。所以剩下来的P型轻掺杂注入区314有LDD区318以及P型环注入区218，其中，LDD区318设置在分割的漏极注入结构210的两侧，包裹着LDD结构上的角落部分，来防止LDD结构之间的穿隧效应(punchthrough)，而P型环注入区218就设置在分割的漏极结构212之间。就深度而言，P型环注入区218的深度一般是不小于0.5微米。
如同图3A至图3D的右边所示，PMOS元件也可以用类似的制程来制造，主要的差异仅仅是相反的材料的使用。在NMOS中的P型环注入区218以及在PMOS中的N型环注入区320，且没有增加额外的制程步骤，是本发明的主要改进。
图4为具有三个漏极结构212以及三个漏极接触214的NMOSESD防护晶体管400的剖面图。NMOS ESD防护晶体管400的制程跟图3A至图3D所描述的一样，仅仅是用来产生三个漏极结构212的光罩改变而已。在此实施例中，LDD结构216被扩张来形成N+/P-结。当漏极结构越长时，漏极的电阻也是越长，可以增进ESD防护力的表现。
图5为具有三个漏极结构212以及一个漏极接触214的NMOSESD防护晶体管500的剖面图。在此实施例中，仅仅有一个漏极接触214，所以，大量的ESD电流仅仅可以透过寄生的NPN晶体管以及在P型阱中的电流路径502释放，而不会透过MOS晶体管的沟道，如此，可以防止在ESD事件时，对于MOS晶体管的损害。
图6为具有两个漏极结构212以及两个漏极接触214的PMOSESD防护晶体管600的剖面图。在此实施例中，一个寄生的PNP晶体管602形成在N型阱里面，来释放ESD电流。这个分割的漏极注入结构的制程跟NMOS的制程一样。
跟NMOS ESD防护晶体管的操作一样，因为N型环注入区604的出现，所以崩溃电压下降，且结电容增大，因此，造成了在N型阱中寄生的PNP晶体管602可以在ESD事件时，更快的开启，可以提供更加的ESD防护。
图7为具有三个漏极结构212以及三个漏极接触214的PMOSESD防护晶体管700的剖面图。在此实施例中，LDD结构被扩张来形成P+/N-结。当漏极结构越长时，漏极的电阻也是越长，可以增进ESD防护力的表现。
图8为具有三个漏极结构212以及一个漏极接触214的PMOSESD防护晶体管800的剖面图。在此实施例中，仅仅有一个漏极接触214，所以，大量的ESD电流仅仅可以透过寄生的PNP晶体管以及在N型阱中的电流路径802释放，而不会透过MOS晶体管的沟道，如此，可以防止在ESD事件时，对于MOS晶体管的损害。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
输出电路：100
输出信号：102
输出焊垫：104
PMOS晶体管：106
NMOS晶体管：108
PMOS ESD防护晶体管：110
NMOS ESD防护晶体管：112、200、400、500、600、700、800
NMOS晶体管元件：114、116、118、120、202、204、206、208
剖面图：122、142、302、304、306、308
P型阱：124
栅氧化层：126
多晶硅栅：128
N重掺杂漏极区：130
N重掺杂源极区：132
金属漏极接触区：134
浅沟隔离结构：136
P型区：138
NPN晶体管：140、222
PMOS晶体管元件：144、146、148、150
N型阱：152
漏极区：154
源极区：156
N型区：158
分割的漏极注入结构：210
N重掺杂漏极区：212
金属漏极接触：214
LDD结构：216
P型环注入区：218
N重掺杂源极区：220
NPN晶体管：222
源极区：310
漏极区：312
P型轻掺杂注入区：314
栅间隙壁：316
LDD区：318
N型环注入区：320
电流路径：502、802
PNP晶体管：602

Claims (15)

1.一种用于静电放电防护的晶体管结构，所述用于静电放电防护的晶体管结构包含有：
至少两个邻近的晶体管，设置于一基底上，该至少两个邻近的晶体管各自的栅极与源极相互耦接，且该至少两个邻近的晶体管的栅极耦接，并且该至少两个邻近的晶体管的源极耦接，该至少两个邻近的晶体管的漏极相互邻近但分开，作为一个分割的漏极注入结构，其中，该分割的漏极注入结构包含有被一轻掺杂漏极区以及一环注入区所隔开的至少两个漏极注入区，其中，至少该漏极注入区的其中之一是耦接至一电路的一输出入焊垫。
2.根据权利要求1所述的用于静电放电防护的晶体管结构，其特征在于，另包含有两个袋型区域，用来包绕于该至少两个邻近的晶体管的栅极下的该轻掺杂漏极区的角落。
3.根据权利要求1所述的用于静电放电防护的晶体管结构，其特征在于，该环注入区的深度至少是0.5微米。
4.根据权利要求1所述的用于静电放电防护的晶体管结构，其特征在于，所有的该漏极注入区是耦接至该输出入焊垫。
5.根据权利要求1所述的用于静电放电防护的晶体管结构，其特征在于，该漏极注入区的数目是为奇数，且该漏极注入区是被该轻掺杂漏极区以及该环注入区所隔开。
6.根据权利要求5所述的用于静电放电防护的晶体管结构，其特征在于，仅有一个中间漏极注入区耦接到该输出入焊垫。
7.根据权利要求1所述的用于静电放电防护的晶体管结构，其特征在于，该至少两个邻近的晶体管是为N型金属氧化物半导体晶体管，且一寄生的npn晶体管是由耦接至该输出入焊垫的该漏极注入区、该基底、以及该源极所构成，用以释放静电放电电流。
8.根据权利要求7所述的用于静电放电防护的晶体管结构，其特征在于，该漏极注入区是为N型重掺杂，该环注入区是为P型，以及该轻掺杂漏极区是为N型。
9.根据权利要求1所述的用于静电放电防护的晶体管结构，其特征在于，该至少两个邻近的晶体管是为P型金属氧化物半导体晶体管，且一寄生的pnp晶体管是由耦接至该输出入焊垫的该漏极注入区、该基底、以及该源极所构成，用以释放静电放电电流。
10.根据权利要求9所述的用于静电放电防护的晶体管结构，其特征在于，该漏极注入区是为P型重掺杂，该环注入区是为N型，以及该轻掺杂漏极区是为P型。
11.根据权利要求1所述的用于静电放电防护的晶体管结构，其特征在于，另包含有栅间隙壁，形成于该至少两个邻近的晶体管的栅极的侧壁上。
12、根据权利要求1所述的用于静电放电防护的晶体管结构，其特征在于，该两个漏极注入区以及该轻掺杂漏极区为一第一导电型，该环注入区为一第二导电型，该第一导电型与该第二导电型相反。
13.一种形成两个邻近的晶体管的方法，该两个邻近的晶体管具有相互邻近的漏极，作为静电放电防护，该形成两个邻近的晶体管的方法包含：
形成至少两个栅极于一基底上，该栅极相互邻近；
形成一轻掺杂漏极区于该基底中，位于该栅极之间；
形成一环注入区，围绕该栅极之间的该轻掺杂漏极区；
形成至少二分开的漏极注入区，至少与该轻掺杂漏极区以及该环注入区的一部分重叠；以及
形成至少二分开的源极注入区，作为该两个邻近的晶体管的二源极；
其中，该两个邻近的晶体管各自的栅极与源极相互耦接至一预定供应电压，且该两个邻近的晶体管的栅极耦接，并且该两个邻近的晶体管的源极耦接。
14.根据权利要求13所述的形成两个邻近的晶体管的方法，其特征在于，另包含有：
于形成该分开的漏极注入区之前，形成至少一间隙壁于该栅极的侧壁上。
15.根据权利要求13所述的形成两个邻近的晶体管的方法，其特征在于，该环注入区的深度至少为0.5微米。
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