CN100468382C - 四倍频地址总线的系统与方法 - Google Patents

Abstract

一种微处理器接口系统，包含具有总线时钟与四倍频地址信号群组的系统总线，以及多个耦接于系统总线的装置。每一装置于系统总线上执行四倍频处理程序，多个请求封包于总线时钟周期的各个阶段期间，通过地址信号群组相继地从系统总线传送出来，且装置包含有至少一微处理器以及一或多个总线媒介，具体实施例中，传送第一和第二请求封包时，第一地址数据于总线时钟周期的第一阶段期间，通过多路传输至地址信号群组，而传送第三和第四请求封包时，第二地址数据于总线时钟周期的第二阶段期间，通过多路传输至地址信号群组。

Description

四倍频地址总线的系统与方法

技术领域

本案引用下列的优先权:于2005年7月11日提交的美国临时申请案第60/698,150号；以及于2006年3月7日提交的美国正式申请案11/369,896号。

本申请所对应的美国申请案与以下待决美国专利申请有关，其具有共同受让人以及至少一个共同发明人。

 

序号	提交日期	发明名称
			60/700691	2005/07/19	APPARATUS AND METHOD FOR SPARSE LINEWRITE TRANSACTIONS
60/696702	2005/07/05	MICROPROCESSOR APPARATUS ANDMETHOD FORENABLING VARIABLE WIDTH DATA TRANSFERS
			60/698149	2005/07/11	FLEXIBLE WIDTH DATA PROTOCOL
60/700692	2005/07/19	APPARATUS AND METHOD FORO RDERINGTRANSACTION BEATS IN A DATA TRANSFER

本发明是关于一种处理器地址总线，特别是一种用于四倍频(quad-pumped)/双倍频(double-pumped)地址总线的装置及其方法，用以解决现今微处理器的大型数据封包以及不合理的电力需求等问题，是需供应大量的脚位以及电力至现今微处理器的地址总线接口。

背景技术

对于现今的微处理器而言，如x86双核心(x86-compatible)微处理器，于通过系统总线的期间，即已完成对存储器/来自存储器的处理程序(如:读取和写入的处理程序)，这些处理程序包含有请求阶段，于请求阶段中，自地址信号群组提供与处理程序类型相应的处理程序地址。地址信号群组基本上包含有地址总线、一组对应的地址选通信号以及请求总线。于某一特定常见的结构中，地址信号群组包含有大约40个信号，这些信号必须提供给封包的脚位以传至微处理器芯片(die)。许多已知的结构中，双倍频多路传输总线于信号时钟周期期间，朝地址信号群组请求封包(如:“A”和“B”请求封包)，再者，许多已知的微处理器结构中，“四倍频”程序处理是受到支撑，其中，于仅仅一些时钟周期期间(如:2个时钟周期)，一整个快取列(如:64字节快取列的8个四字符)即传输通过总线，于已知的双倍频处理程序中，于每一时钟周期期间，是产生两次地址信号群组的信号。

本发明人注意到此地址信号群组结构于某些封包尺寸和/或能量受到限制的应用领域中存在着问题，再者，每次其中之一信号被驱动至总线时，例如于一既定时钟周期内的多个产生过程，将消耗额外的能量，因此，提供一种机制，使得地址信号群组脚位的数量以及其对应的能量需求皆可减低，为令人向往的，但是地址的功能仍然保留。此外，为了可以应用于各种变化的领域，本发明提供一种机制，使得地址性能得以适用于双倍频模式(如上所述)或四倍频模式(下列将讨论)。

发明内容

关于本发明内容的一种微处理器包含有用以接收总线时钟信号的系统时钟脚位、多个地址信号群组脚位以及地址总线结构逻辑电路，于总线时钟信号的周期的多个阶段当中的各个阶段期间，地址总线结构逻辑电路产生多个请求封包至地址信号群组脚位。

于总线时钟信号的周期的第一阶段期间，地址总线结构逻辑电路产生第一和第二地址数据以及第一和第二请求数据至地址信号群组脚位上，并于总线时钟信号的周期的第二阶段期间，产生第三和第四地址数据以及第三和第四请求数据于地址信号群组脚位上，于实施例中，地址信号群组脚位包含有用以锁住第一和第三地址和请求数据的第一地址选通信号，以及用以锁住第二和第四地址和请求数据的第二地址选通信号。第一和第二地址数据共同包含有处理程序的地址，第一和第二请求数据共同包含有处理程序的类型，第三和第四地址数据共同包含有处理程序的属性，以及第三和第四请求数据共同包含有处理程序的长度。

根据本发明的实施内容，微处理器利用减少数量的脚位以操作，包括地址信号群组脚位，支撑四倍频地址处理程序模式，另一方面，可具有一整组的地址和请求脚位，用以支撑已知的双倍频地址处理程序模式。假使两种模式皆得以施行，那么地址总线结构逻辑电路可包含有用以接收可行信号的可行输入端，其中，当产生可行信号时，地址总线结构逻辑电路便操作地址信号群组脚位以执行四倍频处理程序，而当未产生可行信号时，便操作一整组脚位以执行双倍频处理程序。

本发明的微处理器接口系统包含有具有总线时钟和地址信号群组的系统总线，以及多个与系统总线耦接的装置。于总线时钟的一周期的多个阶段当中的各个阶段期间，每一装置用以于系统总线上执行四倍频处理程序，其中多个请求封包通过地址信号群组依序地自系统总线传送出来，于实施例中，装置包含有至少一微处理器以及一个或多个总线媒介，装置可于执行双倍频处理程序的双倍频地址模式和执行四倍频处理程序的四倍频地址模式之间交互进行系统总线的操作。

于总线时钟周期的第一阶段期间，第一地址数据于传送第一和第二请求封包时，通过多通路传输至地址信号群组，以及于总线时钟周期的第二阶段期间，第二地址数据于传送第三和第四请求封包时，通过多通路传输至地址信号群组。地址信号群组可包含有请求总线，其中，于总线时钟周期的第一阶段期间，第一请求数据于传送第一和第二请求封包时，通过多通路传送至请求总线，且于总线时钟周期的第二阶段期间，第二请求数据于传送第三和第四请求封包时，经由多通路传输至请求总线。

于总线时钟周期的第一阶段期间，四倍频处理程序可包含有第一和第二请求封包，以及于总线时钟周期的第二阶段期间，可包含有第三和第四请求封包。第一和第二请求封包可共同包含有处理程序地址和处理程序类型，而第三和第四请求封包可共同包含有处理程序属性和处理程序长度。于总线时钟周期的第一阶段期间，四倍频处理程序可包含有多路传输的第一地址和请求数据，如同第一和第二请求封包，而于总线时钟周期的第二阶段期间，可包含有多路传输的第二地址和请求数据，如同第三和第四请求封包。

本发明的一种于系统总线上执行四倍频处理程序的方法，包含有:于系统总线时钟的一周期的第一阶段的第一部分期间，产生第一请求封包于系统总线上、于系统总线时钟的周期的第一阶段的第二部分期间，产生第二请求封包于系统总线上、于系统总线时钟的周期的第二阶段的第一部分期间，产生第三请求封包于系统总线上，以及于系统总线时钟的周期的第二阶段的第二部分期间，产生第四请求封包于系统总线上。

本发明的方法可包含有产生第一地址选通信号以锁住第一和第三请求封包的步骤，以及产生第二地址选通信号以锁住第二和第四请求封包的步骤。本发明的方法可包含有于系统总线时钟的周期的第一阶段期间，产生第一地址数据和第一请求数据的步骤，以及于系统总线时钟的周期的第二阶段期间，产生第二地址数据和第二请求数据的步骤。本发明的方法可包含有产生处理程序的地址的步骤、产生处理程序的类型的步骤、产生处理程序的属性的步骤，以及产生处理程序的长度的步骤。本发明的方法可包含有将第一地址数据通过多通路传输至系统总线的步骤，以及将第二地址数据通过多通路传输至系统总线的步骤。本发明的方法可包含有通过多个耦接于系统总线的装置，于双倍频地址模式和四倍频地址模式之间交互进行系统总线的操作的步骤。

以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何本领域技术人员了解本发明的技术内容并据以实施，且根据本说明书所揭露的内容、申请专利范围及图式，任何本领域技术人员可轻易地理解本发明相关的目的及优点。

附图说明

关于本发明的好处、特征及优点，通过下列图式及其描述得以更容易了解，其中:

图1为已知微处理器接口系统的简易方块图；

图2为显示地址信号群组中信号的互动时序图，以图1已知微处理器接口系统的执行总线处理程序的请求阶段作为参照；

图3为阐述本发明的四倍频处理程序的请求阶段的时序图；

图4为一表格图式，根据本发明的实施例的x86双核心(x86-compatible)微处理器，说明于双倍频请求处理程序的请求阶段A和B期间，每一请求封包A到D的数据映像至四倍频地址总线；

图5为本发明的微处理器接口系统的简易方块图，包含有具有四倍频地址信号群组的系统总线；

图6为本发明的地址总线结构逻辑的方块图，可用以实现图5的地址总线结构逻辑；以及

图7为一表格图式，用以表示本发明的支持两种地址模式的系统装置(微处理器或总线媒介)的信号映像于双倍频地址模式和四倍频地址模式之间的一致性。

[主要元件标号说明]

100       微处理器接口系统

101       微处理器

103       总线媒介

105       系统总线

400       表格

500       微处理器接口系统

501       微处理器

503       总线媒介

505       系统总线

700       表格

A         双向地址总线

DATA      双向数据总线

BCLK      差动时钟总线

ADSTB     双向地址选通总线

DSTBP     数据选通总线

DSTBN     数据选通总线

DBSY      双向数据总线忙碌信号

DRDY      数据确定信号

RS        响应总线

AHI       总线

ALO       总线

RQ        总线

ADR       总线

AA        地址信号

REQA      请求信号

APA       同等信号

具体实施方式

为使对本发明的目的、构造、特征、及其功能有进一步的了解，兹配合实施例详细说明如下。以上的关于本发明内容的说明及以下的实施方式的说明是用以示范与解释本发明的原理，并且提供本发明的专利申请范围更进一步的解释。

本发明人注意到了地址信号群组结构于某些封包尺寸和/或能量受到限制的应用领域中存在着问题，因此，本发明人发展出可选择四倍频/双倍频的地址总线，以解决现今微处理器中的大型封包以及不合理的能量需求等问题，是需要大量的脚位以及能量供给微处理器的地址总线接口，以下图1至图7将详述相关内容。

请参阅图1，为已知微处理器接口系统100的简易方块图，此微处理器接口系统100包含有微处理器101及总线媒介103，通过系统总线105相互接合。总线媒介103用以表示如现有技术的总线媒介中各种不同类型的数目，可为存储器控制器、主机/外围元件内连接(Peripheral ComponentInterconnect；PCI)桥接器和芯片组等等。系统总线105具有许多用以执行数据处理程序的信号，包含有双向地址总线A、双向数据总线DATA以及许多控制信号。于实施例中，双向地址总线A以A[35:3]表示为具有33个信号，而双向数据总线DATA以DATA[63:0]表示为具有64个信号，尽管已知地址和数据总线根据特定的结构和构造，可能具有任何适当数目的信号。于现有技术可知，允许数据转换为四字符粒状(quadword granularity)并不需要通过最低有效地址信号，以上所述为已知技术中的状况。

控制信号包含有差动时钟总线BCLK[1:0]、双向地址选通总线ADSTB[1:0](指出于双向地址总线A上的地址的有效性)、一对数据选通总线DSTBP[3:0]和DSTBN[3:0]、双向数据总线忙碌信号DBSY(由提供数据总线DATA上的数据的实体所产生)、数据确定信号DRDY(于所有时钟周期期间，由提供数据的装置所产生，并将数据通过数据总线DATA以进行转移)以及响应总线RS，用以提供处理程序响应的类型(例如:无数据、普通数据、绝对回写)，且于通过数据总线DATA后为完整的。于实施例中，响应总线RS以RS[2:0]表示为具有3个信号，并且由总线媒介103所产生。

于传统微处理器接口系统100中显示的信号，实际上于所有现今微处理器中，是具有微小变化。一些处理器将地址和数据通过多路传输以通过相同的信号群组，如此，提供控制信号以指示是否将数据或是地址呈现出来。其它微处理器利用不同的地址或数据总线宽度或控制信号两者择一，再者，地址和/或数据可能经由多路传输通过较小于传统微处理器接口系统100所阐述的总线尺寸，需要被重视的是，基本上全部的处理器提供与总线媒介进行通讯的信号，以指示请求何种类型的处理程序，即处理程序的参数，以及传送/接收数据。

于现今的微处理器中，根据“四倍频”结构，数据通过高速缓存区段(cacheline)以进行转移(如:于64字节的高速缓存区段中含有8个四字符)，当转移整个高速缓存区段时，使用总线时钟信号BCLK[1:0]中的两个周期以传送8个高速缓存区段中的联合四字符，也就是说，于总线时钟BCLK[1:0]的每一周期期间，传送4个四字符。在这种类型的数据传送期间，提供数据选通总线DSTBP[3:0]、DSTBN[3:0]的信号，以表示在数据总线上的各式各样四字符跳动(beat)的有效性，以至于在单一总线周期期间，传送出4个跳动，同样地，总线请求封包(“A”和“B”)为双倍频以通过地址信号群组，于BCLK[1:0]的第一半周期期间，传送请求封包A，以及于BCLK[1:0]的第二半周期期间，传送请求封包B。于通过地址信号群组期间，提供来源同步地址选通ADSTB[1:0]信号以驱动请求封包数据脱离总线。

请参阅图2，为显示地址信号群组中信号的互动时序图，以已知微处理器接口系统100的执行总线处理程序的请求阶段作为参照。根据多种参考以描述在x86双核心(x86-compatible)微处理器中的处理程序和相对应信号的名称，其中之一为汤姆.尚利(Tom Shanley)所著的“The Unabridged Pentium4 IA32 Processor Genealogy，1st Edition”此书。为了描述更清楚，控制信号的产生以逻辑低阶位表示之，虽然已知技术将产生过程通过逻辑高阶位来表示。不同的总线时钟BCLK[1:0]的周期标示为越过时序图的顶端，其中，BCLK[1]以虚线表示而BCLK[0]信号为具有相反的两极触发。

如上述所提及，于BCLK[1:0]的单一周期期间，通过地址信号群组时，请求封包A和请求封包B为双倍频。初始化处理程序的装置驱赶封包A，如同于低点时产生ADSTB[1:0]，此时封包A为有效的。因此，总线装置(如:总线媒介103)使用ADSTB[1:0]以锁住封包A。接着，初始操作装置将封包B驱离并驱动ADSTB[1:0]到达高点，此时封包B为有效的，且封包B在ADSTB[1:0]的上升边缘被锁住了。使用ADSTB[0]以锁住载于A[16:3]和REQ[4:0]中的请求封包数据，使用ASTB[1]以锁住载于A[35:17]中的请求封包，由于，于BCLK[1:0]的单一周期期间，封包A和封包B通过相同信号群组，如此被视为双倍频地址总线。

于周期中的“A”请求部分期间，地址信号A[35:3]包含处理程序的地址，而REQ[4:0]包含有请求的处理程序的类型(如:存储器编码读取、存储器数据读取、存储器写入)。于周期中的“B”请求部分期间，请求总线REQ[4:0]，就读取和写入处理程序而言，提供处理程序长度，而A[35:3]提供传送的属性(如:无法快速储存、写入结合、写入通过等等)，可能字节以及其它处理程序的相关数据。

如上所述，传统微处理器接口系统100所使用的地址信号群组结构，在某些封包尺寸和/或能量受限制的应用领域中，存在着许多问题。特别是，微处理器接口系统100中的地址信号群组A[35:3]、ADSTB[1:0]和REQ[4:0]，包含有40个提供给微处理器芯片(die)中的封包的脚位的信号，此外，每当这些信号中的其一信号需驱动至总线时，将消耗额外的能量。

本发明提供一种新的地址信号群组类型，称为四倍频地址总线，是使用大约一半的地址信号群组信号(如:22)，如之前所述，以双倍频地址总线做为参考，并且需要大约一半的双倍频地址总线的能量。于一实施例中，于四倍频地址请求处理程序期间，微处理器以及一个或多个总线媒介以降低数量的脚位来实施，以缩小封包尺寸以及降低消耗的能量。于另一实施例中，微处理器和一个或多个总线媒介可能各自以传统数量的脚位来实施，其中，于四倍频地址请求处理程序期间，使用一小区的地址和请求脚位用以降低能量。在双倍频和四倍频地址总线皆支撑的实施例中，模式的切换可能于操作过程中执行，或是通过与系统总线505耦合的装置进行沟通(如:微处理器501和一个或多个总线媒介503)，于最初状态时(如:启动或重新启动)。于操作期间的模式切换，可能使用系统总线上的额外信号，以将模式之间做切换，另外，于系统总线上存在的信号则用来进行模式切换目的。

请参照图3，为阐述本发明的四倍频处理程序的请求阶段的时序图。本发明实施例中的四倍频地址总线使用缩小尺寸的地址信号群组，此地址信号群组包含有地址总线AHI[2:0]和ALO[16:3]、请求总线RQ[2:0]以及两个地址选通信号ADSTBP和ADSTBN。或者，缩小尺寸的地址信号群组中的地址和请求信号，可整合为以ADR[19:0]表示的地址和请求总线。如图3所示的时序图，在BCLK[1:0]的单一周期期间，处理程序中的请求阶段被切割为两个阶段:A和B，用以驱动四个请求封包:A、B、C和D脱离AHI、ALO和RQ等总线。在A和B请求封包被驱动的区间时，BCLK[1:0]信号的第一半个部分系标示为“A”，而在C和D请求封包被驱动的区间时，第二半个部分则标示为“B”，ADSTBP和ADSTBN信号各自在周期期间触发两次。于通过AHI、ALO和RQ总线期间，ADSTBP的两个下降边缘(falling edge)分别用以锁住请求封包A和C，而ADSTBN的两个下降边缘分别用以锁住请求封包B和D。由于在BCLK[1:0]的单一周期期间，地址信号群组中包含有四个封包，因此，地址信号群组称为四倍频地址总线。

图4为表格400图式，根据本发明的实施例的x86双核心(x86-compatible)微处理器，说明于双倍频请求处理程序的请求阶段A和B期间，每一请求封包A到D的数据对应至四倍频地址总线，表格400列出于每一四倍频请求处理程序，阶段的标示(A和B)，封包的标示(A至D)，以及对应于AHI[2:0]、ALO[16:3]以及RQ[2:0]信号的数据，另一方面，列出AHI、ALO以及RQ总线信号做为单一地址和请求总线ADR[19:0]。已知技术中，仅示范一映像(mapping)范例，根据本发明，更考虑到许多可能的映像结构。于请求阶段A期间，地址总线A的数据(如:信号A[35:3])映像为地址信号“A”，并于请求阶段B期间，映射为“AB”，同样地，于请求阶段A期间，请求数据(REQ[4:0])映像为请求数据“REQA”，且于请求阶段B期间，映射为“REQB”。

于双倍频请求处理程序的阶段A期间，AHI、ALO和RQ总线(或ADR总线)共同地承载请求封包A的地址信号AA[33:32，30，16:3]的数据和请求信号REQA[2:0]的数据，以及AHI、ALO和RQ总线(或ADR总线)共同承载请求封包B的地址信号AA[35:34，31]的数据、同等信号APA(图中未示)、地址信号AA[29:17]的数据以及请求信号REQA[4:3]的数据。RQ[2]信号为不明确或成为封包B的内定位阶，于表格400中以破折号“-”表示之。于阶段B期间，AHI、ALO和RQ总线(或ADR总线)共同承载请求封包C的地址信号AB[33:32，16:3]的数据以及请求信号REQB[2:0]，以及AHI、ALO和RQ总线(或ADR总线)共同承载请求封包D的地址信号AB[35:34，31]的数据、同等信号APB、地址信号AB[29:17]的数据以及请求信号REQB[4:3]的数据。再者，RQ[2]信号并不明确或成为封包D的内定阶位，换句话说，于传送封包A和C的期间(如:AA[16:3]和AB[16:3])，ALO总线承载最低14个地址位的数据，以及于传送封包B和D期间(如:AA[29:17]和APA以及AB[29:17]和APB)，承载紧接的13个最低地址位的数据以及一同等位，于传送封包A和C的期间(如AA[33:32，30]和AB[33:32，30])，AHI总线承载3个高位的数据，以及于传送封包B和D期间(如AA[35:34，31]和AB[35:34，31])，承载接下来的3个最高位的数据，以及，于传送封包A和C期间(如:REQA[2:0]和REQB[2:0])，RQ总线承载3个低请求位的数据，以及于传送封包B和D期间(如REQA[4:3]和REQB[4:3])，承载接下来的2个高请求位的数据。

对于使用双倍频地址模式的微处理器接口系统100而言，于封包A中，地址信号A[35:3]包含有处理程序的有33个位的地址，而请求信号REQ[4:0]包含有请求的处理程序的类型。于封包B中，地址信号A[35:3]提供处理程序的属性以及请求信号REQ[4:0]提供处理程序长度。另一方面，本发明的实施例使用四倍频模式，可能通过地址信号AHI[2:0]和ALO[16:3]以提供33个位的地址，以及通过请求信号RQ[2:0]提供具5位的处理程序类型，于阶段A的封包A和B中，而于阶段B的封包C和D中，则通过地址信号AHI[2:0]和ALO[16:3]提供处理程序的属性以及通过请求信号RQ[2:0]提供处理程序长度。额外位可能被定义为需要的或是被要求的，举例来说，假如使用一37个位的地址(如:A[39:3])，那么可能加入2个额外的位给AHI总线(如:AHI[4:0])以传送相同地址。

图5为本发明的微处理器接口系统500的简易方块图，包含有具有四倍频地址信号群组的系统总线505。微处理器接口系统500包含有微处理器501和与系统总线505，通过总线媒介503相互连接，其中，如同先前总线媒介103所描述一般，总线媒介503用以表示总线媒介的各种不同类型的数目，与DBSY、DRDY和BCLK[1:0]一起的DATA、DSTBP、DSTBN和RS等总线被包含在内以及大致上以同样方式操作，就如同传统微处理器接口系统100所描述一般。此外，微处理器501包含有地址总线结构逻辑电路507，而总线媒介503包含有地址总线结构逻辑电路509。地址总线结构逻辑电路507和509分别为AHI、ALO和RQ总线(或ADR总线)和地址选通信号ADSTBP和ADSTBN的接口，以使得四倍频请求地址处理程序得以操作，如同图3和图4所述一般。尤其，提供处理程序的存储器地址和处理程序请求参数以通过双向的AHI、ALO和RQ总线(或ADR总线)。此外，AHI、ALO和RQ总线(或ADR总线)的信号提供了处理程序的类型，通过请求总线时，如同传统的微处理器接口系统100和射映于不同的四倍频请求封包A、B、C、D，如同图4所述一般。于BCLK[1:0]的单一周期期间，使用地址选通ADSTBP和ADSTBN以锁住联合的请求封包数据，如图3所示一般。

图6所示为本发明的地址总线结构逻辑电路601的方块图，可用以实现地址总线结构逻辑电路507和/或地址总线结构逻辑电路509。地址总线结构逻辑电路601包含至少一个输入端，是提供四倍频地址结构可行信号QPADDR至该输入端。地址总线结构逻辑电路601也提供输入/输出端，双倍频地址信号群组A[35:3]、ADSTB[1:0]、REQ[4:0]与之耦合，以及四倍频信号群组AHI[2:0]、ALO[16:3]、RQ[2:0]、ADSTBP、ADSTBN与之耦合。实施例中，假如产生了QPADDR，那么处理程序请求阶段操作四倍频地址信号群组，如同图3至图5所述，假如并未产生QPADDR，那么处理程序请求阶段操作双倍频地址信号群组，如同图1至图2所述。

于本实施例中，微处理器501(及/或总线媒介503)装配有减少数量的脚位，其中地址总线结构逻辑电路507(及/或509)经由多通路传输地址和请求信号至AHI、ALO和RQ总线(或ADR总线)。另一方面，微处理器501(及/或总线媒介503)装配有一整组的脚位，因此，根据本发明的实施例，地址总线结构逻辑电路507(及/或509)是根据地址总线结构逻辑电路601以装配，如此能够在已知的双倍频地址模式和四倍频地址模式之间进行切换。再者，与系统总线505耦合的装置是根据四倍频地址模式(如:固定式版位、烧断的保险丝等等)而运作或于初始化期间(例如:启动或重新启动)决定操作模式。例如:限制于总线请求四倍频地址模式期间，微处理器501产生一或多个系统总线信号(如:地址信号)以及总线媒介503产生一或多个其它的系统总线信号。假如所有系统总线505上的装置支持并同意四倍频地址模式，于通过总线期间，则选择四倍频地址模式。

信号可能与其它信号一起分享且可能不同地被映射。于一实施例中，地址总线结构逻辑电路507、509和601包含有逻辑、电路、及/或微码。于另一实施例中，地址总线结构逻辑电路包含有烧断的保险丝，于制造期间，以建立特定地址总线结构。其它实施例中，需只读存储器、单次写入存储器和其它类似之物。

图7为一表格700图式，用以表示本发明的支持两种地址模式的系统装置(微处理器或总线媒介)的信号映像于双倍频地址模式和四倍频地址模式之间的一致性。如图所示，双倍频模式的REQ[2:0]信号映像至四倍频模式的RQ[2:0]信号(或ADR[2:0]信号)，双倍频模式的REQ[4:3]则未映射，是由于在四倍频模式中并未使用。双倍频模式的A[16:3]信号映像至四倍频模式的ALO[16:3]信号(或ADR[16:3])，双倍频模式的A[30]信号映像至四倍频模式的AHI[0]信号(或ADR[17]信号)，双倍频模式的A[18:17]信号映像至四倍频模式的AHI[2:1]信号(或ADR[18:17]信号)，双倍频模式的A[34:31，29:19]信号则未有映像，是由于在四倍频模式中并未使用之。ADSTB[0]选通信号映像至ADSTBP选通信号，而ADSTB[1]信号则未有映像。相反地，双倍频模式的A[35]信号映像至四倍频模式的ADSTBN信号。

需注意一特点为信号可被不同地映射，不仅是此处展现及描述的而已，举例而言，虽然ADSTB[1]信号可以映像至ADSTBN，然而，如现有技术所了解的，ADSTBN信号映像至未使用的A[35:31]或A[29:19]地址信号当中任何之一是较为容易，于各种实施例中，ADR[19:0]、ADSTBN和ADSTBP信号映像至REQ[4:0]、A[35:3]和ADSTB[1:0]信号的任何组合。

虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明。在不脱离本发明的精神和范围内，所为的更动与润饰，均属本发明的权利要求保护范围。关于本发明所界定的保护范围请参考所附的权利要求范围。

Claims (13)

1.一种微处理器，包含有:

系统时钟脚位，用以接收总线时钟信号；

多个地址信号群组脚位；以及

地址总线结构逻辑电路，其是于该总线时钟信号的一周期的第一阶段期间，产生第一和第二地址数据以及第一和第二请求数据于该多个地址信号群组脚位上，以及于该总线时钟信号的该周期的第二阶段期间，产生第三和第四地址数据以及第三和第四请求数据于该多个地址信号群组脚位上，

其中该多个地址信号群组脚位包含有第一地址选通信号，该第一地址选通信号用以锁住该第一和第三地址数据以及请求数据，以及包含有第二地址选通信号，该第二地址选通信号用以锁住该第二和第四地址数据以及请求数据，其中:

该第一和第二地址数据共同包含有一处理程序的地址；

该第一和第二请求数据共同包含有该处理程序的类型；

该第三和第四地址数据共同包含有该处理程序的属性；以及

该第三和第四请求数据共同包含有该处理程序的长度。

2.根据权利要求1所述的微处理器，还包含有:

该多个地址信号群组脚位包含有多个第一地址脚位和多个第一请求脚位；以及

多个第二地址脚位和多个第二请求脚位。

3.根据权利要求2所述的微处理器，其中该地址总线结构逻辑电路包含有许可输入以接收许可信号，且当产生该许可信号时，该地址总线结构逻辑电路操控该多个地址信号群组脚位以执行四倍频处理程序，而当未产生该许可信号时，该地址总线结构逻辑电路操控该多个第一和第二地址脚位以及该多个第一和第二请求脚位以执行双倍频处理程序。

4.一种微处理器接口系统，包含有:

系统总线，其具有总线时钟和地址信号群组；以及

多个装置，是耦合于该系统总线；

其中，该多个装置当中的每一装置是于该系统总线上执行四倍频处理程序，该四倍频处理程序于该总线时钟的一周期的第一阶段期间，包含有第一和第二请求封包，且于该总线时钟的该周期的第二阶段期间，包含有第三和第四请求封包，该地址信号群组包括第一地址选通信号，用以锁住该第一和第三请求封包，并包括第二地址选通信号，用以锁住该第二和第四请求封包，其中该第一和第二请求封包共同包含有四倍频处理程序的地址以及该处理程序的类型，而该第三和第四请求封包共同包含有该处理程序的属性以及该处理程序的长度。

5.根据权利要求4所述的微处理器接口系统，其中该四倍频处理程序于该总线时钟的该周期的第一阶段期间，包含有作为该第一和第二请求封包的多路传输的第一地址数据和第一请求数据，且于该总线时钟的该周期的第二阶段期间，包含有作为该第三和第四请求封包的多路传输的第二地址数据和第二请求数据。

6.根据权利要求5所述的微处理器接口系统，其中于第一和第二请求封包传送期间，该第一地址数据于该总线时钟的该周期的第一阶段期间，通过多路传输至该地址信号群组，且其中于第三和第四请求封包传送期间，该第二地址数据于该总线时钟的该周期的第二阶段期间，通过多路传输至该地址信号群组。

7.根据权利要求5所述的微处理器接口系统，其中该地址信号群组包含有请求总线，于第一和第二请求封包传送期间，该第一请求数据于该总线时钟的该周期的第一阶段期间，是通过多路传输至该请求总线，且于第三和第四请求封包传送期间，该第二请求数据于该总线的该周期的第二阶段期间，通过多路传输至该请求总线。

8.根据权利要求4所述的微处理器接口系统，其中该多个装置中的每一装置选择性地包含有下列两者之一:微处理器或总线媒介。

9.根据权利要求4所述的微处理器接口系统，其中该多个装置于执行双倍频处理程序的双倍频地址模式和执行该四倍频处理程序的四倍频地址模式之间，交互进行该系统总线的操作。

10.一种于系统总线上执行四倍频处理程序的方法，包含有:

于系统总线时钟的一周期的第一阶段的第一部分期间，产生第一请求封包于该系统总线上；

于该系统总线时钟的该周期的该第一阶段的第二部分期间，产生第二请求封包于该系统总线上；

于该系统总线时钟的该周期的第二阶段的第一部分期间，产生第三请求封包于该系统总线上；

于该系统总线时钟的该周期的该第二阶段的第二部分期间，产生第四请求封包于该系统总线上；

产生第一地址选通信号，用以锁住该第一和第三请求封包；以及

产生第二地址选通信号，用以锁住该第二和第四请求封包，

其中该产生第一请求封包的步骤和该产生第二请求封包的步骤包括于该系统总线时钟的该周期的该第一阶段期间，产生四倍频处理程序的地址和该处理程序的类型的步骤，而其中该产生第三请求封包的步骤以及该产生第四请求封包的步骤包括于该系统总线时钟的该周期的该第二阶段期间，产生该处理程序的属性和该处理程序的长度的步骤。

11.根据权利要求10所述的于系统总线上执行四倍频处理程序的方法，其中该四倍频处理程序于该系统总线时钟的该周期的第一阶段期间，包含有作为该第一和第二请求封包的多路传输的第一地址数据和第一请求数据，且于该系统总线时钟的该周期的第二阶段期间，包含有作为该第三和第四请求封包的多路传输的第二地址数据和第二请求数据。

12.根据权利要求11所述的于系统总线上执行四倍频处理程序的方法，其中产生第一请求封包的步骤和该产生第二请求封包的步骤，包含有将第一地址数据通过多路传输至该系统总线的步骤，以及产生第三请求封包的步骤和该产生第四请求封包的步骤，包含有将第二地址数据通过多路传输至该系统总线的步骤。

13.根据权利要求10所述的于系统总线上执行四倍频处理程序的方法，还包含有通过多个耦接于该系统总线的装置，于双倍频地址模式和四倍频地址模式之间交互进行该系统总线的操作的步骤。

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