CN100449646C - 非易失性记忆体的编程方法及装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 32
- 230000000694 effects Effects 0.000 claims abstract description 30
- 239000012212 insulator Substances 0.000 claims description 36
- 230000007812 deficiency Effects 0.000 claims 4
- 210000000352 storage cell Anatomy 0.000 abstract description 38
- 230000008901 benefit Effects 0.000 abstract description 4
- 230000000873 masking effect Effects 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 description 97
- 238000010586 diagram Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 230000006870 function Effects 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 229910000990 Ni alloy Inorganic materials 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- 229910001069 Ti alloy Inorganic materials 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 2
- -1 Al2O3 Chemical class 0.000 description 1
- 229910000531 Co alloy Inorganic materials 0.000 description 1
- 229910000575 Ir alloy Inorganic materials 0.000 description 1
- 229910000929 Ru alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 210000005056 cell body Anatomy 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- ZACYQVZHFIYKMW-UHFFFAOYSA-N iridium titanium Chemical compound [Ti].[Ir] ZACYQVZHFIYKMW-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
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- Read Only Memory (AREA)
Abstract
编程非易失性储存单元将受到编程干扰作用影响，其可引发非易失性记忆体的数据精确性问题。本发明乃是把电压施加于相邻非易失性储存单元，以利用了编程干扰作用的快速编程多个储存单元的优点，而并不是仅仅掩盖会引起编程干扰作用的电压条件。
Description
技术领域
本发明是有关于一种非易失性储存单元，且特别是有关于一种受到编程干扰(program disturb)的非易失性储存单元。
背景技术
编程干扰作用(program disturb effect)使非易失性储存单元的编程操作(program operation)复杂化。编程操作是把电荷添加到一记忆体阵列中的已选定的储存单元中，或者从记忆体阵列中的已选定的储存单元中移走电荷，而抹除操作(erase operation)是把储存单元的整个区段(sector)重新设定到相同的电荷储存状态。本发明包含两种产品和方法。在第一种方法中，编程指的是使储存于电荷捕获结构中的净电荷具有更负或更正的电位。在第二种方法中，抹除指的是使储存于电荷捕获结构中的净电荷具有更负或更正的电位。在编程干扰作用中，对一已选定的储存单元的编程将导致对相邻于已选定储存单元的未选定的储存单元产生不需要的编程。尤其是，编程干扰作用导致了如下的储存单元的不需要的编程：1)位于选定的储存单元的列的相邻列，及2)与选定的行线相连接的储存单元(行线是为选定的储存单元提供闸极电压(gate voltage)的字线)。这些问题严重影响了记忆体阵列的完整性(integrity)。
解决读取干扰作用的首要方法是减少对未选定的储存单元的不需要的编程条件。由于横跨位元线上的不需要的电压差将会导致编程未选定的储存单元，其中此位元线与位于选定的储存单元的相邻列的未选定的储存单元相连。例如，如果位元线上的电压提高到可对位于位元线一侧的储存单元编程时，此时编程干扰作用趋向对位于位元线另一侧的相邻储存单元编程。可藉由降低横跨位元线上的不想要的电压差来阻止对未选定的储存单元的不需要的编程产生，其中位元线乃是与位于选定的储存单元的相邻列的未选定的储存单元相连。举例来说，对被用来存取相邻于包含选中的储存单元的列的两个位元线的编程过程而言，当一编程电压施加于此两位元线的其中之一以对所选的储
存单元编程时，则改变另一位元线上的电压以减少不需要的电压差。
此种阻止机制仅遮掩了对于编程干扰效应的潜在(underlying)趋势，并没有真正地阻止导致编程干扰效应的潜在趋势。由于编程干扰效应是一种许多编程机制皆具有的固有效应，在某种程度上利用编程干扰效应是有益的，而不是仅仅为了抵消引起编程干扰效应的电压状态而将电压施加于其它的位元线上。
发明内容
本发明的各种实施例是关于一种非易失性记忆体及编程此记忆体的方法。多种实施例利用了编程干扰效应对以至少两个储存单元为单位的非易失性记忆体编程，而不是仅仅为了抵消编程干扰效应而将电压设置于位元线上。
一种常用的非易失性记忆体阵列的构建方法乃是将多个储存单元按行和列排列。每个储存单元包括一主体，两个位于主体中的电流端，一个底部绝缘体，一具有相对应于每个电流端的部件的电荷捕获结构(每个部件具有一电荷储存状态)，以及一个顶部绝缘体。
多条字线控制非易失性记忆体阵列的行的存取。每个字线对位于多个储存单元的特定行的储存单元的顶部绝缘体提供一闸极电压。多条位元线藉由这些储存单元的电流端而存取这些储存单元的列。
根据位于记忆体阵列的至少两个列中的储存单元，来配置可存取储存单元的至少三个特定位元线，如下所述。第一位元线存取位于第一列和第二列的储存单元的第一电流端。第二位元线存取位于第一列的储存单元的第二电流端。第三位元线存取位于第二列的储存单元的第二电流端。在这种排列方式中，同一位元线存取位于相邻列的相邻储存单元的第一电流端，不同的位元线存取位于相邻列的相邻储存单元的第二电流端。
在一实施例中，编程指令将电荷加到在第一列中的一储存单元和在第二列中的一储存单元。一电压被施加于位元线上，此位元线为至少位于第一列中的储存单元和第二列中的储存单元提供闸极电压。此闸极电压足够将高能电荷从储存单元的主体中通过底部绝缘体而移到电荷捕获结构。举例来说，如果高能电荷以电流机制(例如，CHISEL，CHE，Fowler-Nordheim通道效应，带-带热电洞通道效应(band-to-band hothole tunneling))被吸引到储存单元的主体中时，那么闸极电压足以用来移走此高能电荷。电压施加于第一位元线，此位元线存取并编程位于至少第一列和第二列中的储存单元。此电压足以用来将高能电荷(例如，藉由CHISEL，CHE，Fowler-Nordheim通道效应，带-带热电洞通道效应(band-to-band hot hole tunneling))引入在电流端之间具有至少足够的电压差的储存单元的主体中。最后，设置一电压于第二位元线和第三位元线，这些位元线是剩余的位元线，可存取并编程位于至少第一列和第二列中的储存单元。这种电压设置会引起：以简单起见，相同的电压被施加于第二位元线和第三位元线上，或者以弹性灵活起见，不同的电压被施加于第二位元线和第三位元线上。这种电压设置将引起在至少第一列和第二列中的储存单元的电流端之间的至少一足够的电压差，以吸引位于储存单元中的储存单元的主体的高能电荷(例如，藉由CHISEL，CHE，Fowler-Nordheim通道效应，带-带热电洞通道效应(band-to-band hot hole tunneling))。由于这足够的电压差和能够成功地将高能电荷引入在储存单元主体中，使得此闸极电压及施加于第一位元线上的电压能够将电荷添加到储存单元中。
在另一实施例中，编程指令乃是不将电荷加到在第一列中的一储存单元上和在第二列中的一储存单元上。此电压设置将不能引起位于第一列和第二列中的储存单元的电流端之间的足够的电压差，以致于不能吸引储存单元的主体中的高能电荷；而不是将电压设置在第二位元线与第三位元线中，以引起位于第一列和第二列中的储存单元的电流端之间的足够的电压差，而吸引储存单元的主体中的高能电荷。由于这个不足的电压差将不能吸引高能电荷于储存单元的主体中，此闸极电压及施加于第一位元线上的电压将不会增加电荷到储存单元中。
在另一实施例中，根据如下所示的编程指令，而将电压设置到第二位元线和第三位元线上，包括：
A)如果编程指令是将电荷加入到位于第一列和第二列中的储存单元的电荷捕获结构中时，则将电压设置到第二和第三位元线上，以引起在储存单元的电流端间的至少足够的电压差，以便于吸引位于储存单元的第一列和第二列中的主体中的高能电荷；
B)如果编程指令不将电荷加入到位于第一列和第二列中的储存单元的电荷捕获结构中时，则将电压设置到第二和第三位元线上，而不能引起电流端间的足够的电压差，以致于不能吸引位于储存单元的第一列和第二列中的主体中的高能电荷；
C)如果编程指令乃是将电荷加入到位于第一列中的至少一个储存单元的电荷捕获结构中，而不是将电荷加入到位于第二列中的至少一个储存单元的电荷捕获结构中时，则设置电压于第二和第三位元线上将引起：1)在储存单元的第一列中的电流端间的至少足够的电压差，以吸引位于储存单元的第一列中的主体中的高能电荷；及2)在储存单元的第二列中的电流端间的不足的电压差，而不能吸引位于储存单元的第二列中的主体中的高能电荷；以及
D)如果编程指令乃是不将电荷加入到位于第一列中的至少一个储存单元的电荷捕获结构中，而能将电荷加入到位于第二列中的至少一个储存单元的电荷捕获结构中时，则设置电压于第二和第三位元线上将引起：1)在储存单元的第一列中的电流端间的不足的电压差，而不能吸引位于储存单元的第一列中的主体中的高能电荷；以及2)在储存单元的第二列中的电流端间的至少足够的电压差，以吸引位于储存单元的第二列中的主体中的高能电荷。
各种实施例涵盖了储存单元的编程方法及与非易失性记忆体阵列相关的集成电路。
本发明不仅包含同时对两个储存单元进行编程，更包含对三个或更多个储存单元进行编程。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1绘示为一种非易失性储存单元的阵列的部分的示意图，其显示了于相邻的储存单元上增加电荷。
图2绘示为一种非易失性储存单元的阵列的部分的示意图，其没有显示于相邻的储存单元上增加电荷。
图3绘示为一种非易失性储存单元的阵列的部分的示意图，其实行一解码编程指令，以增加或不增加电荷于相邻的储存单元。
图4绘示为一种相邻的非易失性储存单元的更详细的示意图，其显示了在相邻的储存单元上增加电荷。
图5绘示为一种相邻的非易失性储存单元的更详细的示意图，其没有显示在相邻的储存单元上增加电荷。
图6绘示为根据本发明一实施例的一种非易失性记忆体阵列的方块图，其可编程多个储存单元。
110：字线WLN-1
112：字线WLN
114：字线WLN+1
120，121，122，123，124，125：非易失性储存单元
130：位元线BLM-1
131：位元线BLM
132：位元线BLM+1
410：闸极
420，421：顶部绝缘结构
430，431：电荷捕获结构
435，436：电洞
440，441：底部绝缘结构
450，460，470：n型掺杂电流端
490，491：P型掺杂基底区
600：电荷捕获储存单元阵列
601：行译码器
602：字线
603：列译码器
604：位元线
606：感应放大器和数据输入结构
607：数据总线
608：偏压措施供应电压
609：偏压措施状态器
610：数据输出线
611：数据输入线
660：集成电路
670：总线
具体实施方式
图1是一个非易失性储存单元的部分阵列的示意图。字线WLN-1110向非易失性储存单元120和121的行提供了0V的临界电压。字线WLN112向非易失性储存单元122和123的行提供了-5V的临界电压。字线WLN+1114向非易失性储存单元124和125的行提供了0V的临界电压。位元线BLM131向储存单元120，122和124的第一列的第一电流端，和储存单元121，123和125的第二列的第一电流端提供了5V电压。位元线BLM+1132向储存单元120，122和124的第一列的第二电流端(currentterminal)提供了0V电压。位元线BLM-1130向储存单元121，123和125的第二列的第二电流端提供了0V电压。非易失性储存单元122和123的电荷储存结构的电荷储存状态是编程化的。非易失性储存单元120，121，124和125的电荷储存结构的电荷储存状态是未编程的，这是因为不足够的临界电压无法将横跨于底部绝缘体的非易失性储存单元的主体中的高能电荷移入到电荷捕获结构中。每个非易失性储存单元120，121，122，123，124，和125的电荷捕获结构拥有与不同电流端相对应的部件。在非易失性储存单元122，123中，电荷经由带-带热电洞(band-to-band hot holes)被加到电荷捕获结构中。更具体地说，藉由位元线BLM131将电荷加入到电荷捕获结构中。这种编程具有同时对非易失性储存单元122和123编程的速度优势。
图2定一个非易失性储存单元的部分阵列的示意图。在图2中，位元线BLM+1132向储存单元120，122和124的第一列的第二电流端提供了3V电压。位元线BLM-1130向储存单元121，123和125的第二列的第二电流端提供了3V电压。尽管临界电压不足以移动位于横跨底部绝缘体的非易失性储存单元122和123的主体中的高能电荷到电荷捕获结构中，但是非易失性储存单元122和123并没有被编程。非易失性储存单元122和123没有被编程的原因为：位于位元线BLM+1132和位元线BLM131之间的电压差对于非易失性储存单元120、122和124的列来说太小；位于位元线BLM-1130和位元线BLM131之间的电压差对于非易失性储存单元121，123和125的列来说太小。位于一对位元线之间的电压差不足以吸引高能电荷到储存单元的主体上。这种编程的优势是：如果另外一个储存单元的位元线被接地，这个编程能够保持位于位元线BLM131上的偏压，其能足够地吸引非易失性储存单元的主体中的高能电荷，但是既不对非易失性储存单元122编程，也不对非易失性储存单元123编程。
图3是一个非易失性储存单元的部分阵列的示意图。字线WLN-1110向非易失性储存单元120和121的行提供VN-1的临界电压。字线WLN112向非易失性储存单元122和123的行提供VN的临界电压。字线WLN+1114向非易失性储存单元124和125的行提供VN+1的临界电压。位元线BLM131向储存单元120，122和124的第一列的第一电流端和储存单元121，123和125的第二列的第一电流端提供VM电压。位元线BLM+1132向储存单元120，122和124的第一列的第二电流端提供VM+1的电压。位元线BLM-1130向储存单元121，123和125的第二列的第二电流端提供VM-1的电压。
图3的非易失性记忆体阵列对电压VN-1，VN，VN+1，VM+1，VM，VM-i采用如下的电压和电压设置。
图4是2个共用一个字线和一个位元线的电荷捕获储存单元的示意图，它显示了一个由共用的位元线在部分的每个非易失性单元的电荷捕获结构上进行编程操作。p型掺杂基底区490或491包含n型掺杂电流端450，460和470。n型掺杂电流端460是两个储存单元的第一个电流端。第一个储存单元的剩余部分包含一个位于基底上的底部绝缘结构440，一个位于底部绝缘结构440(底部氧化物)上的电荷捕获结构430，一个位于电荷捕获结构430上的顶部绝缘结构420(顶部氧化物)，及一个位于氧化物结构420上的闸极410。第二个储存单元的剩余部分包含一个位于基底上的绝缘结构441，一个位于底部绝缘结构441(底部氧化物)上的电荷捕获结构431，一个位于电荷捕获结构431上的顶部绝缘结构421(顶部氧化物)，及一个位于氧化物结构421上的闸极410。闸极410实际上是一个向第一储存单元的氧化物结构420和第二储存单元的氧化物结构421提供闸极电压的字线。具有代表性的顶部绝缘体包括二氧化硅和具有5-10奈米(nanometers)厚的氮氧化硅(silicon oxynitride)，或其它类似的高介电常数的材料例如三氧化二铝。具有代表性的底部绝缘体包括二氧化硅和具有3-10奈米厚的氮氧化硅，或其它类似的高介电常数的材料。具有代表性的电荷捕获结构包括厚度为3-9奈米的氮化硅，或其它类似的高介电常数的材料包括金属氧化物如三氧化二铝、二氧化铪及其它材质。电荷捕获结构可以是一套非连续的囊(pocket)或者具有电荷捕获材料的粒子，或者如图中所显示的一个连续的层。
例如，PHINES型储存单元，有一厚度2-10奈米的底部氧化物，一厚度2-10奈米的电荷捕获层，及一厚度2-15奈米的顶部氧化物。
在某些实施例中，闸极包含一工作函数(work function)大于n型硅的固有工作函数的材料，或比约4.1eV大，较佳为比约4.25eV大，其包括例如比约5eV大。代表性的闸极材料有P型多晶硅(poly)，氮化钛，铂，及其它具有高工作函数的金属及材料。其它适合于本技术的实施例的有高工作函数的材料包括金属、金属合金与金属氮化物，其中金属包含但不限制于钌，铱，镍，钴，而金属合金包括但不限制于钌/钛合金和镍/钛合金，且金属氧化物包括但不限制于二氧化钌。相较于一般的n型多晶硅闸极，高工作函数的闸极材料对电子通道将产生更高的注入障壁(injection barrier)。以二氧化硅作为顶部绝缘体的n型多晶硅闸极的材料的注入障壁约3.15eV。因此，在本技术的实施例中，用作闸极及顶部绝缘体的材料有高于约3.15eV的注入障壁，其例如高于约3.4eV，其中较佳为比约4eV高。对以二氧化硅作为顶部绝缘体的P型多晶硅闸极来说，其注入障壁约4.25eV，且其会聚单元(convergedcell)的结果临界值(resulting threshold)相对于以二氧化硅作为顶部绝缘体的n型多晶硅闸极降低了约2伏。
在图4中，每个储存单元的电流端460编程每个单元的电荷捕获结构部分，其例如经由电洞435和436带-带热电洞注入(band-band hothole injection)于电荷捕获结构430和431中。其它编程和抹除技术可被用于PHINES型储存单元所采用的操作运算法则中，如美国专利第6,690,601号中所述，也可采用其它储存单元和其它的操作运算法则。
图5是两个共用字线和位元线的电荷捕获储存单元的示意图。即使改变电压的设置，没有任何储存单元被编程化。即使施加在位元线460上的偏压因足够大以吸引在另一位元线上带有相应电压的非易失性储存单元的主体490和491中的高能电荷时，而其它位元线450和470于位元线对中因具有不足够的电压差，故无法吸引位于非易失性储存单元的主体490和491中的高能电荷。
图6是本发明一实施例的一种集成电路的简化方块图。集成电路660包括一个记忆体阵列600，此记忆体阵列600使用在半导体基底上的电荷捕获储存单元来执行其操作。一行译码器601是偶合于多个字线602，其中这些字线602乃是沿着在记忆体阵列600中的行而排列。一列译码器603是偶合于多个位元线604，其中这些位元线604乃是沿着在记忆体阵列600中的列而排列。位址藉由总线670而提供给列译码器603和行译码器601。在方块606中的感应放大器和数据输入结构通过数据总线607而偶合于列译码器603。数据通过数据输入线611从集成电路660上的输入/输出端，或从其它内部的或外部的数据源输入到集成电路660及在方块606中的数据输入结构。数据通过数据输出线610从方块606中的感应放大器输出到集成电路660上的输入/输出端，或到其它集成电路660上的内部或外部的数据目的地。偏压措施状态器609控制偏压措施供应电压608的应用，例如抹除校验(erase verify)和编程校验电压，及多个选定单元的编程、储存单元的读取和抹除的措施。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (42)
1、一种储存单元的编程方法，其特征在于其适于编程一第一储存单元和一第二储存单元，而该第一储存单元和该第二储存单元各自拥有一主体、在该主体中的一第一电流端和一第二电流端、一闸极端、一顶部绝缘体、拥有相对应于该第一电流端和该第二电流端的部件的一电荷捕获结构以及一底部绝缘体，其中该第一储存单元和该第二储存单元的闸极耦接于一相同的字线，而该第一储存单元和该第二储存单元的该些第一电流端耦接于一相同的位元线，且该第一储存单元和该第二储存单元的该些第二电流端耦接于不同的位元线，而该储存单元的编程方法包括：
回应一编程指令，而将电荷添加到至少该第一储存单元和该第二储存单元的该电荷捕获结构，包括：
施加一第一电压到该相同的字线上，以足够将高能电荷从该些储存单元的该主体中通过该底部绝缘体而移入到该电荷捕获结构中；
施加一第二电压到该相同的位元线上，而让该些储存单元的主体中的高能电荷具有在该第一电流端和该第二电流端间的至少一足够的电压差；以及
设置一电压于不同位元线上，以引起在该第一电流端和该第二电流端间的至少该足够的电压差，以吸引位于该第一储存单元和该第二储存单元的该些主体中的高能电荷。
2、根据权利要求1所述的储存单元的编程方法，其特征在于其中由该足够的电压所引起并移入到该电荷捕获结构中的高能电荷是通道诱发的二次电荷。
3、根据权利要求1所述的储存单元的编程方法，其特征在于其中由该足够的电压所引起并移入到该电荷捕获结构中的高能电荷是通道热电荷。
4、根据权利要求1所述的储存单元的编程方法，其特征在于其中由该足够的电压引起并移入到该电荷捕获结构中的高能电荷是由Fowler-Nordheim通道效应所诱发的。
5、根据权利要求1所述的储存单元的编程方法，其特征在于其中由该足够的电压引起并移入到该电荷捕获结构中的高能电荷是由带-带通道效应所诱发的。
6、根据权利要求1所述的储存单元的编程方法，其特征在于其中所述的电压设置乃是对不同的位元线施加一相同的电压。
7、根据权利要求1所述的储存单元的编程方法，其特征在于其中所述的电压设置乃是对不同的位元线施加不同的电压。
8、一种储存单元的编程方法，其特征在于其适于编程一第一储存单元和一第二储存单元。而该第一储存单元和该第二储存单元各自拥有一主体、在该主体中的一第一电流端和一第二电流端、一闸极端、一顶部绝缘体、拥有相对应于该第一电流端和该第二电流端的部件的一电荷捕获结构以及一底部绝缘体。其中该第一储存单元和该第二储存单元的闸极耦接于一相同的字线，而该第一储存单元和该第二储存单元的该些第一电流端耦接于一相同的位元线，且该第一储存单元和该第二储存单元的该些第二电流端耦接于不同的位元线，而该储存单元的编程方法包括：
回应一编程指令，而没有把电荷添加到至少该第一储存单元和该第二储存单元的该电荷捕获结构，包括：
施加一第一电压到该相同的字线上，以足够将高能电荷从该些储存单元的该主体中通过该底部绝缘体而移入到该电荷捕获结构中；
施加一第二电压到该相同的位元线上，而让该些储存单元的主体中的高能电荷具有在该第一电流端和该第二电流端间的至少一足够的电压差；以及
设置一电压于不同位元线上，使得在该第一电流端和该第二电流端间的电压差不足以吸引位于该第一储存单元和该第二储存单元的该些主体中的高能电荷。
9、根据权利要求8所述的储存单元的编程方法，其特征在于其中由该足够的电压所引起并移入到该电荷捕获结构中的高能电荷是通道诱发的二次电荷。
10、根据权利要求8所述的储存单元的编程方法，其特征在于其中由该足够的电压所引起并移入到该电荷捕获结构中的高能电荷是通道热电荷。
11、根据权利要求8所述的储存单元的编程方法，其特征在于其中由该足够的电压引起并移入到该电荷捕获结构中的高能电荷是由Fowler-Nordheim通道效应所诱发的。
12、根据权利要求8所述的储存单元的编程方法，其特征在于其中由该足够的电压引起并移入到该电荷捕获结构中的高能电荷是由带-带通道效应所诱发的。
13、根据权利要求8所述的储存单元的编程方法，其特征在于其中所述的电压设置乃是对不同的位元线施加一相同的电压。
14、根据权利要求8所述的储存单元的编程方法，其特征在于其中该电压设置乃是对不同的位元线施加不同的电压。
15、一种储存单元的编程方法，其特征在于其适于编程一第一储存单元和一第二储存单元，而该第一储存单元和该第二储存单元各自拥有一主体、在该主体中的一第一电流端和一第二电流端、一闸极端、一顶部绝缘体、拥有相对应于该第一电流端和该第二电流端的部件的一电荷捕获结构以及一底部绝缘体，其中该第一储存单元和该第二储存单元的闸极耦接于一相同的字线，而该第一储存单元和该第二储存单元的该些第一电流端耦接于一相同的位元线，且该第一储存单元和该第二储存单元的该些第二电流端耦接于不同的位元线，而该储存单元的编程方法包括：
回应一编程指令，包括：
施加一第一电压到该相同的字线上，以足够将高能电荷从该些储存单元的该主体中通过该底部绝缘体而移入到该电荷捕获结构中；
施加一第二电压到该相同的位元线上，而让该些储存单元的主体中的高能电荷具有在该第一电流端和该第二电流端间的至少一足够的电压差；以及
根据如下所示的该编程指令，而设置一电压于不同位元线上，包括：
如果该编程指令是将电荷加入到位于一第一列和一第二列中的该些储存单元的该电荷捕获结构中时，则设置电压于一第二位元线和一第三位元线上，以引起在该第一电流端和该第二电流端间的至少该足够的电压差，以便于吸引位于该些储存单元的该第一列和该第二列的主体中的高能电荷；
如果该编程指令没有将电荷加入到位于该第一列和该第二列中的该些储存单元的该电荷捕获结构中时，则设置电压于该第二位元线和该第三位元线上，将不能引起该第一电流端和该第二电流端间的足够的电压差，而不能吸引位于该些储存单元的该第一列和该第二列的主体中的高能电荷；
如果该编程指令是将电荷加入到位于该第一列中的至少一储存单元的该电荷捕获结构中，而不是将电荷加入到位于该第二列中的至少一储存单元的该电荷捕获结构中时，则设置电压于该第二位元线和该第三位元线上将引起：1)在该第一储存单元中的该第一电流端和该第二电流端间的至少该足够的电压差，以吸引位于该些储存单元的该第一列的主体中的高能电荷，以及2)在该第二储存单元中的该第一电流端和该第二电流端间的不足的电压差，而不能吸引位于该些储存单元的该第二列的主体中的高能电荷；以及
如果该编程指令乃是不能将电荷加入到位于该第一列中的至少一储存单元的该电荷捕获结构中，而能将电荷加入到位于该第二列中的至少一储存单元的该电荷捕获结构中时，则设置电压于该第二位元线和该第三位元线上将引起：1)在该第一储存单元中的该第一电流端和该第二电流端间的不足的电压差，而不能吸引位于该些储存单元的该第一列中的主体中的高能电荷，以及2)在该第二储存单元中的该第一电流端和该第二电流端间的至少足够的电压差，以吸引位于该些储存单元的该第二列的主体中的高能电荷。
16、根据权利要求15所述的储存单元的编程方法，其特征在于其中由该足够的电压所引起并移入到该电荷捕获结构中的高能电荷是通道诱发的二次电荷。
17、根据权利要求15所述的储存单元的编程方法，其特征在于其中由该足够的电压所引起并移入到该电荷捕获结构中的高能电荷是通道热电荷。
18、根据权利要求15所述的储存单元的编程方法，其特征在于其中由该足够的电压引起并移入到该电荷捕获结构中的高能电荷是由Fowler-Nordheim通道效应所诱发的。
19、根据权利要求15所述的储存单元的编程方法，其特征在于其中由该足够的电压引起并移入到该电荷捕获结构中的高能电荷是由带-带通道效应所诱发的。
20、根据权利要求15所述的储存单元的编程方法，其特征在于其中该电压设置乃是对不同的位元线施加一相同的电压。
21、根据权利要求15所述的储存单元的编程方法，其特征在于其中该电压设置乃是对不同的位元线施加不同的电压。
22、一种非易失性记忆体，其特征在于其包括：
一储存单元阵列，是按行排列的，包括至少一第一行以及多数列，其中该些列包括至少一第一列和一第二列，而每一储存单元包括：
一主体；
一第一电流端，位于该主体中；
一第二电流端，位于该主体中；
一底部绝缘体，偶接于该主体；
一电荷捕获结构，偶接于该底部绝缘体，而该电荷捕获结构拥有相对应于该源第一电流端和该第二电流端的多数个部件，且每一该些部件具有一电荷储存状态；以及
一顶部绝缘体，偶接于该电荷捕获结构；
多数条字线，耦接于该些储存单元中的该些顶部绝缘体，而该些字线包括至少一第一字线，其中在该储存单元阵列中的该第一行中的多数个储存单元得到来自于该第一字线的一闸极电压；
多数条位元线，耦接于该储存单元阵列中该第一电流端和该第二电流端，而该些位元线包括：
一第一位元线，耦接于在该第一列和该第二列中的该些储存单元的该第一电流端；
一第二位元线，耦接于在该第一列中的该些储存单元的该第二电流端；以及
一第三位元线，耦接于在该第二列中的该些储存单元的该第二电流端；以及
一逻辑，偶接于该些储存单元，藉由如下多数个步骤，使得该逻辑回应一编程指令，而将电荷加入到位于该第一列和该第二列中的至少该些储存单元的该电荷捕获结构中，而该些步骤包括：
施加一第一电压到该第一字线上，以足够将高能电荷从该些储存单元的该主体中通过该底部绝缘体而移入到该电荷捕获结构中；
施加一第二电压到该第一位元线上，而让该些储存单元的主体中的高能电荷具有在该第一电流端和该第二电流端间的至少一足够的电压差；以及
设置一电压到该第二位元线和该第三位元线上，以引起在该第一电流端和该第二电流端间的至少该足够的电压差，以吸引位于该些储存单元的该些第一列和该些第二列的该些主体中的高能电荷。
23、根据权利要求22所述的非易失性记忆体，其特征在于其中由该足够的电压所引起并移入到该电荷捕获结构中的高能电荷是通道诱发的二次电荷。
24、根据权利要求22所述的非易失性记忆体，其特征在于其中由该足够的电压所引起并移入到该电荷捕获结构中的高能电荷是通道热电荷。
25、根据权利要求22所述的非易失性记忆体，其特征在于其中由该足够的电压引起并移入到该电荷捕获结构中的高能电荷是由Fowler-Nordheim通道效应所诱发的。
26、根据权利要求22所述的非易失性记忆体，其特征在于其中由该足够的电压引起并移入到该电荷捕获结构中的高能电荷是由带-带通道效应所诱发的。
27、根据权利要求22所述的非易失性记忆体，其特征在于其中所述的电压设置乃是对不同的位元线施加一相同的电压。
28、根据权利要求22所述的非易失性记忆体，其特征在于其中所述的电压设置乃是对不同的位元线施加不同的电压。
29、一种非易失性记忆体，其特征在于其包括：
一储存单元阵列，是按行排列的，包括至少一第一行以及多数列，其中该些列包括至少一第一列和一第二列，而每一储存单元包括：
一主体；
一第一电流端，位于该主体中；
一第二电流端，位于该主体中；
一底部绝缘体，偶接于该主体；
一电荷捕获结构，偶接于该底部绝缘体，而该电荷捕获结构拥有相对应于该源第一电流端和该第二电流端的多数个部件，且每一该些部件具有一电荷储存状态；以及
一顶部绝缘体，偶接于该电荷捕获结构；
多数条字线，耦接于该些储存单元中的该些顶部绝缘体，而该些字线包括至少一第一字线，其中在该储存单元阵列中的该第一行中的多数个储存单元得到来自于该第一字线的一闸极电压；
多数条位元线，耦接于该储存单元阵列中该第一电流端和该第二电流端，而该些位元线包括：
一第一位元线，耦接于在该第一列和该第二列中的该些储存单元的该第一电流端；
一第二位元线，耦接于在该第一列中的该些储存单元的该第二电流端；以及
一第三位元线，耦接于在该第二列中的该些储存单元的该第二电流端；以及
一逻辑，偶接于该些储存单元，藉由如下多数个步骤，使得该逻辑回应一编程指令，而没有将电荷加入到位于该第一列和该第二列中的至少该些储存单元的该电荷捕获结构中，而该些步骤包括：
施加一第一电压到相同的字线上，以足够将位于该些储存单元的该主体中的高能电荷通过该底部绝缘体而移入到该电荷捕获结构中；
施加一第二电压到该第一位元线上，而让该些储存单元的主体中的高能电荷具有在该第一电流端和该第二电流端间的至少一足够的电压差；以及
设置一电压到该第二位元线和该第三位元线上，使得在该第一电流端和该第二电流端间的电压差不足以吸引位于该第一储存单元和该第二储存单元的该些主体中的高能电荷。
30、根据权利要求29所述的非易失性记忆体，其特征在于其中由该足够的电压所引起并移入到该电荷捕获结构中的高能电荷是通道诱发的二次电荷。
31、根据权利要求29所述的非易失性记忆体，其特征在于其中由该足够的电压所引起并移入到该电荷捕获结构中的高能电荷是通道热电荷。
32、根据权利要求29所述的非易失性记忆体，其特征在于其中由该足够的电压引起并移入到该电荷捕获结构中的高能电荷是由Fowler-Nordheim通道效应所诱发的。
33、根据权利要求29所述的非易失性记忆体，其特征在于其中由该足够的电压引起并移入到该电荷捕获结构中的高能电荷是由带-带通道效应所诱发的。
34、根据权利要求29所述的非易失性记忆体，其特征在于其中所述的电压设置乃是对不同的位元线施加一相同的电压。
35、根据权利要求29所述的非易失性记忆体，其特征在于其中所述的电压设置乃是对不同的位元线施加不同的电压。
36、一种非易失性记忆体，其特征在于其包括：
一储存单元阵列，是按行排列的，包括至少一第一行以及多数列，其中该些列包括至少一第一列和一第二列，而每一储存单元包括：
一主体；
一第一电流端，位于该主体中；
一第二电流端，位于该主体中；
一底部绝缘体，偶接于该主体；
一电荷捕获结构，偶接于该底部绝缘体，而该电荷捕获结构拥有相对应于该源第一电流端和该第二电流端的多数个部件，且每一该些部件具有一电荷储存状态；以及
一顶部绝缘体，偶接于该电荷捕获结构；
多数条字线，耦接于该些储存单元中的该些顶部绝缘体，而该些字线包括至少一第一字线，其中在该储存单元阵列中的该第一行中的多数个储存单元得到来自于该第一字线的一闸极电压；
多数条位元线，耦接于该储存单元阵列中该第一电流端和该第二电流端，而该些位元线包括：
一第一位元线，耦接于在该第一列和该第二列中的该些储存单元的该第一电流端；
一第二位元线，耦接于在该第一列中的该些储存单元的该第二电流端；以及
一第三位元线，耦接于在该第二列中的该些储存单元的该第二电流端；以及
一逻辑，偶接于该些储存单元，藉由如下多数个步骤，使得该逻辑回应一编程指令，而该些步骤包括：
施加一第一电压到该第一字线上，以足够将高能电荷从该些储存单元的该主体中通过该底部绝缘体而移入到该电荷捕获结构中；
施加一第二电压到该第一位元线上，而让该些储存单元的主体中的高能电荷具有在该第一电流端和该第二电流端间的至少一足够的电压差；以及
根据如下所示的该编程指令，而设置一电压于不同的位元线上，包括：
如果该编程指令是将电荷加入到一第一储存单元与一第二储存单元的该电荷捕获结构中时，则施加电压设置于不同的位元线上，以引起在该第一电流端和该第二电流端间的至少该足够的电压差，以便于吸引位于该第一储存单元与该第二储存单元的该些主体中的高能电荷；
如果该编程指令没有将电荷加入到该第一储存单元与该第二储存单元的该电荷捕获结构中时，则施加电压设置于不同的位元线上，将不能引起该第一电流端和该第二电流端间的足够的电压差，而不能吸引位于该第一储存单元与该第二储存单元的该些主体中的高能电荷；
如果该编程指令是将电荷加入到该第一储存单元的该电荷捕获结构中，而不是将电荷加入到该第二储存单元的该电荷捕获结构中时，则设置电压于不同的位元线上将引起：1)在该第一储存单元中的该第一电流端和该第二电流端间的至少该足够的电压差，以吸引位于该第一储存单元的该主体中的高能电荷，以及2)在该第二储存单元中的该第一电流端和该第二电流端间的不足的电压差，而不能吸引位于该第二储存单元的该主体中的高能电荷；以及
如果该编程指令乃是不能将电荷加入到该第一储存单元的该电荷捕获结构中，而能将电荷加入到该第二储存单元的该电荷捕获结构中时，则设置电压于不同的位元线上将引起：1)在该第一储存单元中的该第一电流端和该第二电流端间的不足的电压差，而不能吸引位于该第一储存单元的该主体中的高能电荷，以及2)在该第二储存单元中的该第一电流端和该第二电流端间的至少足够的电压差，以吸引位于该第二储存单元的该主体中的高能电荷。
37、根据权利要求36所述的非易失性记忆体，其特征在于其中由该足够的电压所引起并移入到该电荷捕获结构中的高能电荷是通道诱发的二次电荷。
38、根据权利要求36所述的非易失性记忆体，其特征在于其中由该足够的电压所引起并移入到该电荷捕获结构中的高能电荷是通道热电荷。
39、根据权利要求36所述的非易失性记忆体，其特征在于其中由该足够的电压引起并移入到该电荷捕获结构中的高能电荷是由Fowler-Nordheim通道效应所诱发的。
40、根据权利要求36所述的非易失性记忆体，其特征在于其中由该足够的电压引起并移入到该电荷捕获结构中的高能电荷是由带-带通道效应所诱发的。
41、根据权利要求36所述的非易失性记忆体，其特征在于其中所述的电压设置乃是对不同的位元线施加一相同的电压。
42、根据权利要求36所述的非易失性记忆体，其特征在于其中所述的电压设置乃是对不同的位元线施加不同的电压。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62973504P | 2004-11-19 | 2004-11-19 | |
| US60/629,735 | 2004-11-19 | ||
| US11/064,316 | 2005-02-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1776822A CN1776822A (zh) | 2006-05-24 |
| CN100449646C true CN100449646C (zh) | 2009-01-07 |
Family
ID=36766255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB200510071981XA Expired - Fee Related CN100449646C (zh) | 2004-11-19 | 2005-05-25 | 非易失性记忆体的编程方法及装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100449646C (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8059456B2 (en) * | 2006-11-07 | 2011-11-15 | Sandisk Il Ltd. | Programming a NAND flash memory with reduced program disturb |
| KR101281683B1 (ko) * | 2007-02-28 | 2013-07-03 | 삼성전자주식회사 | 전하 트랩형 플래시 메모리 소자의 작동 방법 |
| JP6457364B2 (ja) * | 2015-09-11 | 2019-01-23 | 東芝メモリ株式会社 | メモリシステム |
| CN106057239B (zh) * | 2016-05-27 | 2019-11-22 | 上海华虹宏力半导体制造有限公司 | 闪存阵列的编程操作方法 |
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| US20040027858A1 (en) * | 2002-08-12 | 2004-02-12 | Fujitsu Limited | Nonvolatile memory having a trap layer |
-
2005
- 2005-05-25 CN CNB200510071981XA patent/CN100449646C/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1776822A (zh) | 2006-05-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090107 Termination date: 20210525 |