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CN100414534C - 处理器系统 - Google Patents

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CN100414534C
CN100414534C CNB2004800047337A CN200480004733A CN100414534C CN 100414534 C CN100414534 C CN 100414534C CN B2004800047337 A CNB2004800047337 A CN B2004800047337A CN 200480004733 A CN200480004733 A CN 200480004733A CN 100414534 C CN100414534 C CN 100414534C
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Abstract

数据在所分配的时隙内在正向从发送处理器基于网络传送到一个或多个接收处理器，并且在相同的所分配的时隙内在反向发送应答信号，以指示接收处理器是否能够接收数据。如果一个或多个接收处理器指示不能接收数据，则在下一个所分配的时隙内重新传送数据。这意味着发送处理器能够确定在时隙周期内是否需要重新传送，但时隙周期的长度仅需要足够用于单向通信。

Description

处理器系统
技术领域
本发明涉及一种使信息在网络中的处理器之间进行传输的确定性方法，尤其涉及一种在其中处理器根据该方法进行通信的多处理器系统。
背景技术
WO02/50624描述了一种处理器阵列，其中大量处理器通过总线和开关的网络相互连接。WO02/50624还描述了如何将数据传送到阵列中的处理器。
发明内容
根据本发明，提供了一种系统，其中如果一个或多个接收处理器不能接收数据，则可根据用于重新发送(resend)数据的协议将数据从第一处理器发送到一个或多个接收处理器。
具体地，根据本发明实施例的处理器系统包括：多个处理器；以及网络，用于使多个处理器相互连接，其中，至少一个第一处理器被编程，以在预先规定的时间间隔内将数据传送到多个相应的第二处理器，并且其中，多个第二处理器被编程，以在预先规定的时间间隔内接收所传送的数据，其中，在多个第二处理器被编程以接收所传送的数据的预先规定的时间间隔内，多个第二处理器被编程，以将指示其是否能够接受所传送的数据的应答信号传送到相应的第一处理器，以及每个第一处理器都被编程，以检测由第二处理器传送的应答信号，以及，在一个或多个应答信号指示相应的第二处理器不能接收所传送的数据的情况下，在下一个预先规定的时间间隔内向第二处理器重新传送数据。
更特别地，在所分配的时隙内，数据被在正向从发送处理器传送到一个或多个接收处理器，并且在相同的所分配的时隙内在反向发送应答信号。结果，时隙的持续时间仅需要足够用于单向传输数据。
这意味着，与可选方法相比，总线的容量被有效地加倍了，在该可选方法中，应答信号仅在知道数据已被接收之后发送，并因此时隙持续时间的长度需要足够允许往返行程时延。
此外，与接收处理器使用就绪信号来表示它们准备在下一个分配的时隙接收数据的另一方法相比，时隙被更有效地利用，没有时隙仅用于传送接收处理器准备在下一个时隙接收数据的信息。此外，数据可在所有可用时隙内传送。
这样的优点是最小化在重新发送过程中消耗的时间。
附图说明
为了更好地理解本发明，将以举例的形式参考附图，附图中：
图1是根据本发明的处理器阵列的方框图。
图2是图1的处理器阵列的一部分的放大方框图。
图3是图1的处理器阵列的另一部分的放大方框图。
图4是图1的处理器阵列的又一部分的放大方框图。
图5是图1的处理器阵列的又一部分的放大方框图。
图6是图1的处理器阵列的再一部分的放大方框图。
具体实施方式
参照图1，在WO02/50624中描述的通用型处理器阵列包括排列成矩阵的多个处理器20。尽管在此参照该类型阵列描述本发明，但本发明同样适用于其中一个处理器能够基于网络将数据发送到多个其它处理器的其它系统。
图1示出具有六行的阵列，每行包括十个处理器，每行中的处理器被编号为P0、P1、P2、…、P8、P9，得出阵列中总共有60个处理器。这对于解释本发明的操作是足够的，尽管本发明的一个优选实施例具有超过400个处理器。每个处理器20都通过连接器50连接到从左向右延伸的水平总线部分32，并连接到从右向左延伸的水平总线部分36。如图所示，这些水平总线部分32、36在开关55处连接到向上延伸的垂直总线部分21、23和向下延伸的垂直总线部分22、24。
图1中每条总线包括多条数据线，典型地为32或64条，数据有效信号线和两条应答信号线，即应答信号线和重新发送应答信号线。
参照图2描述每个开关55的结构。开关55包括RAM 61，其预加载有数据。开关还包括控制器60，控制器包括计数器，计数器计数从开始到结束以预定序列排列的RAM 61的地址。无限重复该相同序列，并且以系统时钟周期来测量的完成该序列所占用的时间被作为序列周期。在各个时钟周期，来自RAM 61的输出数据被加载到寄存器62中。
开关55具有六条输出总线，即分别为从左至右的水平总线、从右至左的水平总线、两条向上的垂直总线部分、和两条向下的垂直总线部分，但为了清楚起见，图2中仅示出这些输出总线中的一条的连接。六条输出总线中的每条都包括总线部分66(其包括32或64条数据总线和数据有效信号线)，加上用于输出应答信号Ack和重新发送应答信号RAck的线68。
多路复用器65具有七个输入，即分别为从左至右的水平总线、从右至左的水平总线、两条向上的垂直总线部分、两条向下的垂直总线部分，以及来自恒为零的源。多路复用器65具有来自寄存器62的控制输入64。根据寄存器62的内容，在循环期间这些输入中被选的一个上的数据被传送到输出线66。当不使用输出总线时，优选地选择恒为零的输入，使得功率不被用于不必要地改变总线上的值。
同时，来自寄存器62的值也被提供至应答选择块67，其从分别为从左至右的水平总线、从右至左的水平总线、两条向上的垂直总线部分、两条向下的垂直总线部分，以及从恒为零的源接收应答并重新发送应答信号，并选择在线68上的一对输出应答信号。
图3是示出两个处理器20如何在相应的连接器50处连接到从左至右的水平总线32和从右至左的水平总线36的放大方框图。限定为在两个多路复用器51之间的部分的总线部分通过接线25连接至处理器的输入端。处理器的输出通过输出总线部分26和另一多路复用器51连接至总线部分。此外，来自处理器的应答信号与总线上的其它应答信号在应答结合块27中结合。
多路复用器51和块27的选择输入由相关处理器内的电路控制。
阵列内的所有通信以预定序列发生。在一个实施例中，序列周期是1024个时钟周期。每个开关和每个处理器都包括计数器，计数器用于对序列周期进行计数。在该序列的每个周期，每个开关将其输入总线中的一条选择到其六个输出总线的每条上。在序列的预定周期，处理器经由接线25从其输入总线部分加载数据，并使用多路复用器51将数据转换到其输出总线部分上。
作为最小值，每个处理器必须能够控制与其相关的多路复用器和应答结合块，从在正确时间顺序连接到的总线部分加载数据，并执行对数据的一些有用功能，即使其仅包括储存数据。
图5详细示出半个应答控制块27的结构，如图3所示，块27与每个处理器20相连。
应答控制块27接收输入信号AckIn，该输入信号AckIn是来自前一应答控制块27的输出信号，作为线43上的输入。处理器20产生本地输入信号LocalAck，并将其作为线45上的应答控制块27的另一输入。
输入信号AckIn、以及本地输入信号LocalAck被提供为到多路复用器41的输入，并且还被提供至与门40。与门40的输出被提供为在线72上、到多路复用器41的第三输入。
处理器20还产生选择信号Select，该选择信号实际上可为3比特，并将其提供在线46上作为到多路复用器41的控制输入，以选择输入信号AckIn、或本地输入信号LocalAck、或输入信号AckIn和本地输入信号LocalAck的逻辑与。这些信号中被选择的一个提供在线44上作为输出信号AckOut，其进一步被提供至与连接至相同总线32、36的任何随后的处理器20相连的任何随后的应答控制块27。
图5示出应答控制块27的一部分，其可处理应答信号Ack或重新发送应答信号RAck。在任一情况下，应答控制块27都包括用于处理这两种信号中的另一种信号的相似电路。
图6更详细地示出了开关55内的应答选择块67的一部分的结构并结合了应答信号，开关55在图2中示出并已参照图2简要地做了描述。此外，图6示出了应答选择块67的一部分，其可处理应答信号Ack或重新发送的应答信号RAck。在任一情况下，应答选择块67还包括用于处理这两种信号中的另一种信号的相似电路。
每个输入应答信号，即那些在分别为从右至左的水平总线LeftAckIn上、从左至右的水平总线RightAckIn上、两条向上的垂直总线部分UpAck1In和UpAck2In上、两条向下的垂直总线部分DownAck1In和DownAck2In上、以及恒为零的源Zero的输入应答信号，被提供至各个与门83的第一输入端。
这些与门83每个的相应第二输入端接收信号，在每种情况下，该信号都是从寄存器62接收的相应选择信号的反相。因此，对于任何一条选择信号为0的输入总线，并仅对于这种输入总线，相应与门83的输出等于应答信号。
与门83的输出连接至又一与门84的相应输入端，使得对于相应选择信号为低的输出函数AckOut，输出函数AckOut是所有输入应答信号的逻辑与。
数据字可以从第一处理器发送至一个第二处理器或从第一处理器同时发送至多个第二处理器。将首先参照数据从一个处理器发送至另一个处理器的情况描述装置的操作。在该描述中，应该注意到所有处理器和所有开关都包含计数器，计数器是同步的，并被编程以执行在序列的每个周期的特定操作。
参照图3，发送处理器选择其本地多路复用器51，使得其输出数据和有效信号被选择到所选择的水平总线上。在网络内设置适当的开关55以将数据和有效信号从发送处理器路由(route)至接收处理器。有效信号被设置为高，以指示在总线上存在有效数据。在传送周期结束时，如果能够接收数据，则接收处理器加载数据。
在发送处理器将数据和有效信号选择到总线上的同时，接收处理器例如基于其数据输入缓冲器是否是满的，来确定是否能接收数据。假定接收处理器能够接收数据，如参照图5所述，接收处理器将其LocalAck信号设置为高，并通过多路复用器41将其选择到总线上。如果接收处理器不能接收数据，则接收处理器将其LocalAck设置为低，并以同样方式将其选择到总线上。
在任一情况下，接收处理器在其实际接收被传送的数据之前都发送应答信号。
通过接收处理器设置到总线上的LocalAck信号通过适当的开关55路由回发送处理器。在每个开关内，线64(图6所示)上的选择信号对于相应于所需应答信号的与门83(图6所示)被设置为低，以及对于所有其它肯定信号被设置为高。在传送周期结束时，发送处理器对已以此方式被传输回的应答信号进行采样。
由发送处理器采取的行动取决于被采样的应答信号Ack是高还是低。如果是高，则接收处理器能够接收数据，并且，在指定为该特定通信信道(时隙)的下一个周期，发送处理器能够发送新数据。如果采样的应答信号为低，则接收处理器不能接收数据，并且，在下一个时隙，其再次发送数据。这次，发送处理器以与以前相同的方式发送数据，但将有效信号设置为低。
因为接收处理器未在前一个时隙加载数据，如果其现在能够接收数据，则其加载数据，并在相同的时隙内，处理器将其重新发送应答信号RAck设置为高。高RAck信号通知发送处理器数据被接收并且传送现已完成。如果接收处理器仍不能接收数据，则处理器将其RAck信号设置为低，并且发送处理器将在下一个分配的时隙再次发送数据。该处理继续，直到接收处理器能够接收数据。
通过实例，参照图4，考虑从处理器P24到处理器P16的数据的传送。在传送发生的时隙中，处理器P24使用其本地多路复用器将其输出数据和有效信号选择到总线部分80上。设置开关SW21使得从左至右的水平总线部分80的输入RightBusIn上的数据被传输至用于向上垂直总线部分72的输出端UpBus1Out，并且在相反方向上路由相应Ack信号。设置开关SW11使得向上垂直总线部分72的输入UpBus1In上的数据被路由至从左至右的水平总线部分76的输出端RightButOut，并再次在相反方向上路由相应Ack信号。
处理器P15在该时隙内不能使用后者总线部分(虽然应该注意到如果需要在此时传送数据，可使用适当的从右至左的总线部分)。此外，将处理器P15连接到从左至右的总线上的多路复用器51被设置为将总线部分76上的数据路由至总线部分77。在传送周期结束时，接收处理器P16于是加载数据和有效信号，并且发送处理器P24对Ack和RAck信号进行采样。
下面将参照将数据被发送到多于一个接收处理器的情况进一步描述本发明。例如，再次参照图4，发送处理器P24将数据发送到三个接收处理器P16、P25和P26。
开关SW21和SW11如前所述那样设置，但开关SW21另外设置为将从左至右的水平总线部分80的输入RightBusIn上的数据路由至用于从左至右水平总线部分81的输出端RightBusOut。处理器P25控制其在从左至右的总线上的本地多路复用器将来自总线部分81的数据路由至总线部分79。开关SW11和处理器P15和P16如前所述那样工作，并且，在传送周期结束时，如果处理器P16、P25和P26在该时隙能够接收数据，则它们都加载数据，并对有效信号进行采样。
在从左至右的总线部分81、79之间的、由处理器P25控制的应答控制块被设置为选择来自该处理器P25的LocalAck(Ack和RAck)的与。设置用于总线部分79上的应答控制块的输入AckIn和开关SW21中的应答选择信号，使得总线部分80上的应答信号是来自总线部分72和81的应答信号的逻辑与。
以此方式，由发送处理器P24采样的应答信号是来自接收处理器P16、P25和P26的应答信号的逻辑与。在发送特定数据字的第一时隙，如果这三个接收处理器都能够加载数据，那么由发送处理器P24采样的Ack信号将为高，并且能够在下一个分配的时隙传送新数据。如果反之该采样的Ack信号为低，则如前所述，发送处理器P24在下一个分配的时隙重新发送数据，同时有效信号为低。
在该情况下，如果接收处理器P16、P25和P26中的任何一个在前一个分配的时隙接收数据，则它们将对低有效信号进行采样，该采样将指示它们在该时隙没有新数据被传送。然而，还没有接收到数据并能够在该时隙接收数据的处理器P16、P25和P26中的任何一个将加载数据。
所有处理器按如下方式控制它们的重新发送应答信号RAck：如果它们在前一个分配的时隙接收数据，则它们将重新发送应答信号RAck设置为高，而不管它们是否能在当前时隙接收数据。如果它们未能在前一个分配的时隙接收数据，那么如果它们能够在当前分配的时隙接收数据，则它们将RAck设置为高，并且如果它们不能接收数据，则它们将RAck设置为低。
在该实例中，如果处理器P16和P25能够在第一时隙接收数据，但处理器P26不能，那么处理器P24将采样到Ack为低并在下一分配的时隙重新发送数据。在该下一个时隙，处理器P16和P25将它们的RAck信号设置为高。如果处理器P26也不能在第二时隙接收数据，则其在那时将RAck设置为低。发送处理器P24将采样到RAck为低，并将在第三分配的时隙再次发送数据。如果，在第三时隙中，接收处理器P26能够接收数据，其将RAck设置为高；P16和P25再次将它们的Rack设置为高，并且P24将采样到指示传送完成的高RAck。新数据接着可在下一个分配的时隙传送。
在本发明的实施例中，处理器具有输入缓冲器，并且处理器可能因为其输入缓冲器满了而不能接收数据。使用该方法，接收处理器使用应答信号Ack和重新发送应答信号RAck，来表示它们是否将能够在时隙结束时加载数据。
本发明已根据特定实施例进行了描述，但其通常适用于一个处理器需要将数据发送到一个或多个其它处理器的情况。这些处理器可通过例如分组标题中的信息来寻址，而不是通过预编程开关转换的数据来寻址。在所有情况下，本发明的优点在于接收处理器可在发送数据的相同时隙内确认它们能够接收数据，同时协议的有利实施例可保证接收处理器不会不止一次地接收相同的数据(或数据包)。

Claims (17)

1. 一种处理器系统，包括：
多个处理器；以及
网络，用于使所述多个处理器相互连接，
其中，至少一个第一处理器被编程，以在预先规定的时间间隔内将数据传送到多个相应的第二处理器，并且其中，所述多个第二处理器被编程，以在所述预先规定的时间间隔内接收所传送的数据，
其中，在所述多个第二处理器被编程以接收所传送的数据的所述预先规定的时间间隔内，所述多个第二处理器被编程，以将指示其是否能够接受所传送的数据的应答信号传送到所述相应的第一处理器，以及
每个第一处理器都被编程，以检测由所述第二处理器传送的所述应答信号，以及，在一个或多个所述应答信号指示所述相应的第二处理器不能接收所传送的数据的情况下，在下一个预先规定的时间间隔内向所有第二处理器重新传送所述数据。
2. 根据权利要求1所述的系统，其中，每个处理器都被编程，以与任何数据一起传送二进制数据有效信号，所述二进制数据有效信号指示所述任何数据是否先前已被传送。
3. 根据权利要求1所述的系统，包括与每个处理器相关的逻辑电路，用于形成由每个第二处理器传送到所述相关的第一处理器的应答信号的逻辑与，并用于将得到的结果提供至所述相关的第一处理器。
4. 根据权利要求2所述的系统，包括与每个处理器相关的逻辑电路，用于形成由每个第二处理器传送到所述相关的第一处理器的应答信号的逻辑与，并用于将得到的结果提供至所述相关的第一处理器。
5. 根据权利要求1至4中任一项所述的系统，其中，每个处理器都具有数据输入缓冲器，并且在所述相应的输入数据缓冲器满了的情况下，每个第二处理器都传送指示其不能接收数据的应答信号。
6. 根据权利要求2至4中任一项所述的系统，其中，每个第二处理器都被编程，在所述第二处理器将指示其不能接收所传送的数据的应答信号传送到所述相应的第一处理器的情况下，在下一个预先规定的时间间隔内，将指示其是否能够接收所述重新传送的数据的重新发送应答信号传送到所述第一处理器。
7. 根据权利要求6所述的系统，其中，每个第一处理器都被编程，以检测由所述第二处理器传送的所述重新发送应答信号，以及，在一个或多个所述重新发送应答信号指示所述相应的第二处理器不能接收所述重新传送的数据的情况下，在下一个预先规定的时间间隔内再次重新传送所述数据。
8. 根据权利要求7所述的系统，其中，每个处理器都具有数据输入缓冲器，并且在所述相应的输入数据缓冲器满了的情况下，每个第二处理器都传送指示其不能接收重新传送的数据的重新发送应答信号。
9. 根据权利要求1至4中任一项所述的系统，其中，每个处理器都被编程，以在连续的序列周期内重复执行预定序列的操作。
10. 根据权利要求5所述的系统，其中，每个处理器都被编程，以在连续的序列周期内重复执行预定序列的操作。
11. 根据权利要求6所述的系统，其中，每个处理器都被编程，以在连续的序列周期内重复执行预定序列的操作。
12. 根据权利要求7或8所述的系统，其中，每个处理器都被编程，以在连续的序列周期内重复执行预定序列的操作。
13. 根据权利要求1至4中任一项所述的系统，其中，所述网络包括总线和开关的网络，并且其中，所述开关被编程，在所述预先规定的时间间隔内，将来自所述第一处理器的数据传送到所述一个或多个第二处理器，并将来自每个第二处理器的所述相应的应答信号传送到所述第一处理器。
14. 根据权利要求5所述的系统，其中，所述网络包括总线和开关的网络，并且其中，所述开关被编程，在所述预先规定的时间间隔内，将来自所述第一处理器的数据传送到所述一个或多个第二处理器，并将来自每个第二处理器的所述相应的应答信号传送到所述第一处理器。
15. 根据权利要求6所述的系统，其中，所述网络包括总线和开关的网络，并且其中，所述开关被编程，在所述预先规定的时间间隔内，将来自所述第一处理器的数据传送到所述一个或多个第二处理器，并将来自每个第二处理器的所述相应的应答信号传送到所述第一处理器。
16. 根据权利要求7或8所述的系统，其中，所述网络包括总线和开关的网络，并且其中，所述开关被编程，在所述预先规定的时间间隔内，将来自所述第一处理器的数据传送到所述一个或多个第二处理器，并将来自每个第二处理器的所述相应的应答信号传送到所述第一处理器。
17. 根据权利要求2所述的系统，其中，每个处理器都被编程以传送二进制有效数据，当传送先前未被传送的数据时，获得第一值，以及当传送先前已被传送过的数据时或当不传送有效数据时，获得第二值。
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