CN100391010C - 结可变电容 - Google Patents
结可变电容 Download PDFInfo
- Publication number
- CN100391010C CN100391010C CNB2005100702062A CN200510070206A CN100391010C CN 100391010 C CN100391010 C CN 100391010C CN B2005100702062 A CNB2005100702062 A CN B2005100702062A CN 200510070206 A CN200510070206 A CN 200510070206A CN 100391010 C CN100391010 C CN 100391010C
- Authority
- CN
- China
- Prior art keywords
- grid
- doped region
- factor
- type
- junction varactor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000003990 capacitor Substances 0.000 title abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 150000002500 ions Chemical class 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
- H10D84/217—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors of only conductor-insulator-semiconductor capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/64—Variable-capacitance diodes, e.g. varactors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/211—Gated diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
- H10D84/215—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors of only varactors
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
一种结可变电容，包括一栅极，设于一半导体基底的离子井上；一栅极介电层，设于该栅极与该离子井之间；一第一掺杂区，其具有第一电性，设于该栅极一侧的该离子井内，作为该结可变电容的阳极(anode)；以及一第二掺杂区，其具有与该第一电性相反的第二电性，设于该栅极与该第一掺杂区相反的一侧的该离子井内，作为该PN结可变电容的阴极(cathode)。其中在操作该结可变电容时，该栅极接一栅极电压VG，例如VCC或者VSS电压。
Description
技术领域
本发明涉及一种可变电容(varactor)，特别是涉及一种同时具有高品质因子(Q factor)的PN结可变电容。
背景技术
在现代化信息产业中，各种数据、信息、影像等都是以电子信号的形式来传递，而用来处理电子信号的处理电路，也就成为现代信息产业中最重要的基础。举例来说，在一般的信息系统(像是计算机)中，都要以一时脉来协调数字系统中的各个数字电路一起运作，因此用来产生时脉的震荡器是现代数字系统中不可或缺的重要电路构筑方块之一。此外，要协调不同的时脉同步(譬如说在传输信号的通讯系统中)，还需要使用锁相电路；而锁相电路中则需要精密的压控震荡器，以电压来控制压控震荡器震荡出频率不同的震荡信号，以协调各时脉同步。还有，像是在某些精密的滤波器中，也常使用能调整滤波频率的电阻-电容(RC)滤波器。
不论是电阻-电容(RC)滤波器的滤波特性(像是滤波器的通带频宽)，或是电感-电容(LC)压控震荡器的震荡特性(像是震荡信号的频率)，都可以用改变电容值的方式来加以调整。目前已发展出多种可变电容可应用于集成电路元件中，例如PN二极管、肖特基二极管(Schottky diode)以及金氧半导体(metaloxide semiconductor，MOS)晶体管二极管等均为常见应用于双极结晶体管(bipolar junction transistor，BJT)、互补式金氧半导体(complementary metaloxide semiconductor，CMOS)晶体管以及双极-互补式金氧半导体晶体管(BiCMOS)等电子元件中的可变电容。
请参考图1，其绘示的是现有结可变电容的剖面结构示意图。如图1所示，在P型基底10内形成有N型离子井12以及多个隔离结构14，例如浅沟隔离(shallow trench isolation，STI)结构。隔离结构14于N型离子井12表面定义出多个预定区域，分别用来制作N型掺杂区16以及P型掺杂区18，以形成一具有PN结的二极管结构。当施加一逆向偏压时，二极管的PN结会产生一可视为介电层的耗尽区(depletion region)，并使二极管能在N型掺杂区16、P型掺杂区18等阴极、阳极的二传导区间等效为一电容。随着二极管的阳极、阴极间的跨压大小调整，耗尽区的宽度会随之改变，进而达到改变二极管于阳极、阴极间提供的等效电容值的目的。
请参考图2，其绘示的是现有金氧半导体(MOS)可变电容的剖面结构示意图。如图2所示，现有MOS可变电容形成于N型井22上，包括多晶硅栅极结构26、设于多晶硅栅极结构26与N型井22之间栅极介电层28、设于多晶硅栅极结构26两侧的N型井22内的N+掺杂区24，以及设于多晶硅栅极结构26两侧的N型井22内并与N+掺杂区24相邻接的轻掺杂漏极(lightly doped drain，LDD)25。操作时，可使多晶硅栅极结构26作为可变电容的阳极(anode)，而N+掺杂区24作为阴极(cathode)。
如该本领域技术人员所知，图1所示的现有结可变电容具有较宽的调频范围(tuning range)，只是其缺点为电阻值较高，因而品质因子Q值较低。而图2所示的现有MOS可变电容则是具有较低的电阻值，亦即较高的品质因子Q值，但是其缺点为具较窄的调频范围。由上可知，如何同时兼顾可变电容的调频范围以及品质因子Q值，并且提供良好的电容-电压线性关系(C-Vlinearity)，以改善可变电容的电性表现，已成为目前业界努力的方向。
发明内容
因此，本发明的目的即在提供一种具有栅极结构的结可变电容结构，可以改善可变电容的电性表现。
本发明的另一目的在于提供一种可与CMOS工艺兼容的结可变电容及其制法，使同时具备高的品质因子Q值。
依据本发明的优选实施例，提供一种结可变电容，包括一栅极，设于一半导体基底的离子井上；一栅极介电层，设于该栅极与该离子井之间；一第一掺杂区，其具有第一电性，设于该栅极一侧的该离子井内，作为该结可变电容的阳极(anode)；以及一第二掺杂区，其具有与该第一电性相反的第二电性，设于该栅极与该第一掺杂区相反的一侧的该离子井内，作为该PN结可变电容的阴极(cathode)。其中在操作该结可变电容时，该栅极接一栅极电压VG，例如VCC或者VSS电压。
本发明在阳极与阴极之间并无浅沟绝缘区域阻隔，因此可以降低结可变电容的电阻值，藉此提高品质因子Q值。而在操作时，栅极接至栅极电压VG，使栅极下方的通道累积电子或空穴，更能进一步降低电阻，改善品质因子Q值。
为了进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而所附图式仅供参考与辅助说明用，并非用来对本发明加以限制。
附图说明
图1为现有结可变电容的剖面示意图。
图2为现有金氧半导体可变电容的剖面结构示意图。
图3为本发明优选实施例的结可变电容的布局上视示意图。
图4为图三中沿着切线AA的结可变电容剖面示意图。
图5至图8以剖面结构显示制作如图4中本发明优选实施例结可变电容的主要工艺步骤。
图9为本发明另一优选实施例的结可变电容剖面示意图。
简单符号说明
10 基底 12 离子井
14 隔离结构 16 掺杂区
18 掺杂区 22 N型井
24 N+掺杂区 25 轻掺杂漏极
26 多晶硅栅极结构 28 栅极介电层
80 结可变电容 100N 型井
101 栅极 101a 侧壁子
101b 栅极介电层 102 栅极
102a 侧壁子 102b 栅极介电层
103 自行对准金属硅化物层 112 P+掺杂区
113 PLDD 114 N+掺杂区
116 N+掺杂区 121 NLDD
122 NLDD
200 STI
800 结可变电容 200 P型井
201 栅极 201a 侧壁子
201b 栅极介电层 202 栅极
202a 侧壁子 202b 栅极介电层
203 自行对准金属硅化物层 212 N+掺杂区
213 NLDD 214 P+掺杂区
216 P+掺杂区 221 PLDD
222 PLDD
具体实施方式
以下即通过图3至图7详细说明本发明的特征。本领域技术人员应在理解本发明的技术特征后，了解下文中所揭露的本发明优选实施例中所举的元件电性(conductivity type)、布局(layout)及使用材料等皆为例示说明，而可做均等的变换者，而不应该用以限制本发明的保护范畴。
首先，请参阅图3以及图4，其中图3为本发明优选实施例结可变电容80的布局上视示意图，图4为图3中沿着切线AA的结可变电容80剖面示意图。如图所示，本发明优选实施例结可变电容80形成于一N型井100上，而N型井100可以形成在一P型硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底的表面上(图未示)，且N型井100为浅沟绝缘(shallow trench isolation，STI)区域200所隔离。若N型井100形成在SOI基底中，则其下方为一氧化硅绝缘层(图未示)，与STI区域200共同将N型井100完全电性隔离成为浮置(floating)状态。
根据本发明优选实施例，结可变电容80包括一细长型的栅极101，跨设于N型井100上方，以及一细长型的栅极102，设于栅极101一例的N型井100上方。栅极101以与栅极102可以为多晶硅或者金属所构成。栅极101以与栅极102皆具有两垂直侧壁，其上分别形成有侧壁子(spacer)101a以及102a，且栅极101以与栅极102与N型井100分别以栅极介电层101b以及102b做电性隔离。在栅极101以与栅极102之间的N型井100内形成有一P+掺杂区112，用来作为结可变电容80的阳极(anode)。P+掺杂区112可与P型轻掺杂漏极(P-type lightly doped drain，PLDD)113相连，其中P型轻掺杂漏极113朝向栅极101以与栅极102下方延伸。
如图4所示，在栅极101与P+掺杂区112相反的一侧的N型井100中形成有一N+掺杂区114以及一N型轻掺杂漏极(N-type lightly doped drain，NLDD)121邻接该N+掺杂区114并横向延伸至栅极101侧壁子101a下方。在其它实施例中，N型轻掺杂漏极(NLDD)121更延伸至栅极101下方。在栅极102与P+掺杂区112相反的一侧的N型井100中形成有一N+掺杂区116以及一N型轻掺杂漏极(NLDD)122邻接该N+掺杂区116并横向延伸至栅极102的侧壁子102a下方，N型轻掺杂漏极(NLDD)122更延伸至栅极102的正下方。N+掺杂区114以及N+掺杂区116利用内连线做电连接，用以作为结可变电容80的阴极(cathode)。此外，为降低片电阻，在P+掺杂区112、N+掺杂区114以及N+掺杂区116上更形成有自行对准金属硅化物(salicide)层103。
由图中可发现，本发明与现有结可变电容相较，在阳极与阴极之间并无浅沟绝缘区域阻隔，因此可以降低结可变电容80的电阻值，藉此提高品质因子Q值。而在操作时，栅极101及102接至一栅极电压VG。在此实施例中，栅极电压VG可以为VCC的正电压。本发明通过施加正电压如VCC于栅极101及102，使栅极下方的通道累积电子，因而可以降低电阻，进而改善品质因子Q值。而通过改变阳极112与阴极114/116之间的偏压(bias)来调整结可变电容80的电容值。
接着，请参阅图5至图8，图5至图8以剖面结构显示制作如图4中本发明优选实施例结可变电容80的主要工艺步骤。本发明制作结可变电容80的方法为CMOS兼容工艺。首先，如图5所示，提供一基底，其表面上形成有N型井100，其由浅沟绝缘区域(图未示)隔离。接着，于N型井100上形成一绝缘层(图未示)，例如栅极硅氧层。然后于栅极硅氧层上沉积一多晶硅层(图未示)，再利用黄光以及蚀刻工艺，将多晶硅层以及绝缘层定义成栅极结构101以及102，其下方分别为绝缘层101b以及102b。
接着，如图6所示，进行NLDD离子注入，利用适当屏蔽(NLDD implantphoto)将栅极结构101以及102之间的区域遮蔽住，然后进行砷离子注入，以于栅极结构101以及102的一侧形成NLDD掺杂区121以及122。
如图7所示，进行PLDD离子注入，利用适当屏蔽(PLDD implant photo)将栅极结构101以及102之间的区域打开，然后进行硼离子注入，以于栅极结构101以及102之间的N型井100中形成PLDD掺杂区113。
如图8所示，接着于栅极101以及102的侧壁上形成侧壁子(spacer)101a以及102a。然后，利用适当的屏蔽(N+ implant photo)将栅极结构101以及102之间的区域遮蔽住，然后进行N+离子注入，以于栅极101以及102的一侧形成N+掺杂区114以及116。最后，再利用一道光掩模以及离子注入工艺于栅极结构101以及102之间形成P+掺杂区112。图8中的结构继续进行自行对准硅化物工艺，即形成图4中所示的本发明结可变电容80。
此外，请参阅图9，其为本发明另一优选实施例的结可变电容800的剖面示意图。如图9所示，本发明另一优选实施例结可变电容800形成于一P型井200上。根据本发明另一优选实施例，结可变电容800包括一细长型的栅极201，跨设于P型井200上方，以及一细长型的栅极202，设于栅极201一侧的P型井200上方。栅极201以与栅极202可以为多晶硅或者金属所构成。栅极201以与栅极202皆具有两垂直侧壁，其上分别形成有侧壁子(spacer)201a以及202a，且栅极201以与栅极202与P型井200分别以栅极介电层201b以及202b做电性隔离。在栅极201以与栅极202之间的P型井200内形成有一N+掺杂区212，用来作为结可变电容800的阳极(anode)。N+掺杂区212可与N型轻掺杂漏极(N-type lightly doped drain，NLDD)213相连，其中N型轻掺杂漏极213朝向栅极201以与栅极202下方延伸。
在栅极201与N+掺杂区212相反的一侧的P型井200中形成有一P+掺杂区214以及一P型轻掺杂漏极(P-type lightly doped drain，PLDD)221邻接该P+掺杂区214并横向延伸至栅极201侧壁子201a下方。在其它实施例中，P型轻掺杂漏极(PLDD)221更延伸至栅极201下方。在栅极202与N+掺杂区212相反的一侧的P型井200中形成有一P+掺杂区216以及一P型轻掺杂漏极(NLDD)222邻接该P+掺杂区216并横向延伸至栅极202的侧壁子202a下方，P型轻掺杂漏极(PLDD)222更延伸至栅极202的正下方。P+掺杂区214以及P+掺杂区216利用内连线做电连接，用以作为结可变电容800的阴极(cathode)。此外，为降低片电阻，在N+掺杂区212、P+掺杂区214以及P+掺杂区216上还形成有自行对准金属硅化物(salicide)层203。在操作时，栅极201及202接至一栅极电压VG。在此实施例中，栅极电压VG可以为VSS。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (15)
1.一种结可变电容，包括：
一栅极，设于一半导体基底的离子井上；
一栅极介电层，设于该栅极与该离子井之间；
一第一掺杂区，其具有第一电性，设于该栅极一侧的该离子井内，作为该结可变电容的阳极；
一第一轻掺杂漏极，其具有该第一电性，并设于该离子井内，邻接该第一掺杂区，并横向延伸至该栅极下方；
一第二掺杂区，其具有与该第一电性相反的第二电性，设于该栅极与该第一掺杂区相反的一侧的该离子井内，作为该结可变电容的阴极；以及
一第二轻掺杂漏极，其具有该第二电性，设于该离子井内，邻接该第二掺杂区，并横向延伸至该栅极下方。
2.如权利要求1所述的结可变电容，其中该离子井具有该第二电性。
3.如权利要求1所述的结可变电容，其中该离子井为浅沟绝缘结构所隔离。
4.如权利要求1所述的结可变电容，其中该栅极的侧壁上具有一侧壁子。
5.如权利要求1所述的结可变电容，其中该栅极、该第一掺杂区以及该第二掺杂区上还形成有一自行对准金属硅化物层。
6.如权利要求1所述的结可变电容，其中在操作该结可变电容时，该栅极接一栅极电压VG。
7.如权利要求1所述的结可变电容，其中该栅极为金属栅极。
8.如权利要求1所述的结可变电容，其中该栅极为多晶硅栅极。
9.如权利要求1所述的结可变电容，其中该第一电性为P型，该第二电性为N型。
10.一种结可变电容，包括：
一N型井，设于一半导体基底中；
一第一栅极，设于该N型井上；
一第一栅极介电层，设于该第一栅极与该N型井之间；
一第二栅极，设于该第一栅极一侧的该N型井上；
一第二栅极介电层，设于该第二栅极与该N型井之间；
一P+掺杂区，设于该第一栅极与该第二栅极之间的该N型井内，作为该结可变电容的阳极；
一P型轻掺杂漏区，邻接该P+掺杂区，并延伸至第一栅极和第二栅极下方；
一第一N+掺杂区，设于该第一栅极与该P+掺杂区相反的一侧的该N型井内；
一第一N型轻掺杂漏区，邻接该第一N+掺杂区，并延伸至该第一栅极下方；
一第二N+掺杂区，设于该第二栅极与该P+掺杂区相反的一侧的该N型井内，并与该第一N+掺杂区通过内连线电连接，共同作为该结可变电容的阴极；以及
一第二N型轻掺杂漏区，邻接该第二N+掺杂区，并延伸至该第二栅极下方。
11.如权利要求10所述的结可变电容，其中在操作该结可变电容时，该第一和第二栅极接一栅极电压VG。
12.如权利要求11所述的结可变电容，其中该栅极电压VG为VCC电压。
13.一种结可变电容，包括：
一P型井，设于一半导体基底中；
一第一栅极，设于该P型井上；
一第一栅极介电层，设于该第一栅极与该P型井之间；
一第二栅极，设于该第一栅极一侧的该P型井上；
一第二栅极介电层，设于该第二栅极与该P型井之间；
一N+掺杂区，设于该第一栅极与该第二栅极之间的该P型井内，作为该结可变电容的阳极；
一N型轻掺杂漏区，邻接该N+掺杂区，并延伸至第一栅极和第二栅极下方；
一第一P+掺杂区，设于该第一栅极与该N+掺杂区相反的一侧的该P型井内；
一第一P型轻掺杂漏区，邻接该第一P+掺杂区，并延伸至该第一栅极下方；
一第二P+掺杂区，设于该第二栅极与该N+掺杂区相反的一侧的该P型井内，并与该第一P+掺杂区通过内连线电连接，共同作为该结可变电容的阴极；以及
一第二P型轻掺杂漏区，邻接该第二P+掺杂区，并延伸至该第二栅极下方。
14.如权利要求13所述的结可变电容，其中在操作该结可变电容时，该第一和第二栅极接一栅极电压VG。
15.如权利要求14所还的结可变电容，其中该栅极电压VG为VSS电压。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/711,140 US20060043476A1 (en) | 2004-08-27 | 2004-08-27 | Junction varactor with high q factor |
| US10/711,140 | 2004-08-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1741285A CN1741285A (zh) | 2006-03-01 |
| CN100391010C true CN100391010C (zh) | 2008-05-28 |
Family
ID=35941850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100702062A Active CN100391010C (zh) | 2004-08-27 | 2005-05-10 | 结可变电容 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US20060043476A1 (zh) |
| CN (1) | CN100391010C (zh) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7250666B2 (en) * | 2005-11-15 | 2007-07-31 | International Business Machines Corporation | Schottky barrier diode and method of forming a Schottky barrier diode |
| US20080191285A1 (en) * | 2007-02-09 | 2008-08-14 | Chih-Hsin Ko | CMOS devices with schottky source and drain regions |
| US20090072891A1 (en) * | 2007-09-14 | 2009-03-19 | Srinivas Perisetty | Varactor-based charge pump |
| US7741187B2 (en) * | 2007-09-20 | 2010-06-22 | Chartered Semiconductor Manufacturing, Ltd. | Lateral junction varactor with large tuning range |
| US7943472B2 (en) * | 2008-01-31 | 2011-05-17 | Texas Instruments Incorporated | CoSi2 Schottky diode integration in BiSMOS process |
| US8405123B2 (en) * | 2008-10-27 | 2013-03-26 | National Semiconductor Corporation | Split-gate ESD diodes with elevated voltage tolerance |
| CN101834134B (zh) * | 2009-03-12 | 2012-03-21 | 中芯国际集成电路制造(上海)有限公司 | 提高金属-氧化物半导体变容二极管的品质因子的方法 |
| US8232624B2 (en) | 2009-09-14 | 2012-07-31 | International Business Machines Corporation | Semiconductor structure having varactor with parallel DC path adjacent thereto |
| US8373248B2 (en) * | 2010-08-17 | 2013-02-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Linear-cap varactor structures for high-linearity applications |
| CN102412291B (zh) * | 2011-03-04 | 2013-09-11 | 上海华虹Nec电子有限公司 | 锗硅BiCMOS工艺中的可变电容及制造方法 |
| CN102244000B (zh) * | 2011-06-23 | 2016-07-06 | 上海华虹宏力半导体制造有限公司 | 半导体器件、变容二极管及其形成方法 |
| CN104576765B (zh) * | 2014-12-26 | 2018-01-26 | 上海集成电路研发中心有限公司 | 防漏光存储电容结构及其制备方法 |
| US20220415879A1 (en) * | 2021-06-29 | 2022-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diode with reduced current leakage |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030137796A1 (en) * | 2002-01-18 | 2003-07-24 | Constantin Bulucea | Gate-enhanced junction varactor with gradual capacitance variation |
| CN1438705A (zh) * | 2002-02-10 | 2003-08-27 | 台湾积体电路制造股份有限公司 | 一种二极管结构及其静电放电防护电路 |
| CN1476090A (zh) * | 2002-03-12 | 2004-02-18 | ���ŷ��˹�ҵ�����о�Ժ | 用于芯片上静电放电保护的双极结晶体管及其方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127700A (en) * | 1995-09-12 | 2000-10-03 | National Semiconductor Corporation | Field-effect transistor having local threshold-adjust doping |
| US7053465B2 (en) * | 2000-11-28 | 2006-05-30 | Texas Instruments Incorporated | Semiconductor varactor with reduced parasitic resistance |
| TW502459B (en) * | 2001-01-03 | 2002-09-11 | Taiwan Semiconductor Mfg | Diode structure with high electrostatic discharge protection and electrostatic discharge protection circuit design of the diode |
| US7056761B1 (en) * | 2003-03-14 | 2006-06-06 | National Semiconductor Corporation | Avalanche diode with breakdown voltage controlled by gate length |
| JP4636785B2 (ja) * | 2003-08-28 | 2011-02-23 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| US6949440B2 (en) * | 2003-11-11 | 2005-09-27 | United Microelectronics Corp. | Method of forming a varactor |
| US6882029B1 (en) * | 2003-11-27 | 2005-04-19 | United Microelectronics Corp. | Junction varactor with high Q factor and wide tuning range |
| US6943399B1 (en) * | 2004-04-13 | 2005-09-13 | United Microelectronics Corp. | Varactor and differential varactor |
-
2004
- 2004-08-27 US US10/711,140 patent/US20060043476A1/en not_active Abandoned
-
2005
- 2005-05-10 CN CNB2005100702062A patent/CN100391010C/zh active Active
-
2007
- 2007-06-10 US US11/760,789 patent/US7378327B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030137796A1 (en) * | 2002-01-18 | 2003-07-24 | Constantin Bulucea | Gate-enhanced junction varactor with gradual capacitance variation |
| CN1438705A (zh) * | 2002-02-10 | 2003-08-27 | 台湾积体电路制造股份有限公司 | 一种二极管结构及其静电放电防护电路 |
| CN1476090A (zh) * | 2002-03-12 | 2004-02-18 | ���ŷ��˹�ҵ�����о�Ժ | 用于芯片上静电放电保护的双极结晶体管及其方法 |
Non-Patent Citations (1)
| Title |
|---|
| A Wide Tuning Range Gated Varactor. Wallace Ming Yip Wong,Ping Shing Hui,ZhihengChen,Keqiang Shen,Jack Lau,Philip C.H.Chan,Ping-KeungKo.IEEE Journal of Solid-State Circuits,Vol.35 No.5. 2000 * |
Also Published As
| Publication number | Publication date |
|---|---|
| US7378327B2 (en) | 2008-05-27 |
| CN1741285A (zh) | 2006-03-01 |
| US20060043476A1 (en) | 2006-03-02 |
| US20070232010A1 (en) | 2007-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7378327B2 (en) | Method for fabricating a junction varactor with high Q factor | |
| US8129817B2 (en) | Reducing high-frequency signal loss in substrates | |
| KR100573501B1 (ko) | 가변 캐패시터 | |
| CN101599490B (zh) | 双极性装置 | |
| US20100244138A1 (en) | Semiconductor varactor with reduced parasitic resistance | |
| US20050110080A1 (en) | LDMOS transistor device, integrated circuit, and fabrication method thereof | |
| US6621128B2 (en) | Method of fabricating a MOS capacitor | |
| KR20010092309A (ko) | 디커플링 캐패시터 및 그 제조 방법 | |
| US10177045B2 (en) | Bulk CMOS RF switch with reduced parasitic capacitance | |
| TW201436046A (zh) | 射頻裝置及射頻裝置之製造方法 | |
| US10340395B2 (en) | Semiconductor variable capacitor using threshold implant region | |
| US7259418B2 (en) | Semiconductor device including a MISFET and a MIS capacitor | |
| US10181533B2 (en) | Transcap manufacturing techniques without a silicide-blocking mask | |
| US6653716B1 (en) | Varactor and method of forming a varactor with an increased linear tuning range | |
| US6949440B2 (en) | Method of forming a varactor | |
| US5965928A (en) | Semiconductor device with MOS capacitor and fabrication method thereof | |
| US20050067674A1 (en) | Integrated tuneable capacitance | |
| US6882029B1 (en) | Junction varactor with high Q factor and wide tuning range | |
| KR20020050702A (ko) | SiGe BiCMOS 집적 설계에 의한 폴리-폴리 캐패시터의제조방법 | |
| US9985145B1 (en) | Variable capacitor structures with reduced channel resistance | |
| TWI242257B (en) | Junction varactor | |
| US6110764A (en) | Method of manufacturing an assembly with different types of high-voltage metal-oxide-semiconductor devices | |
| CN100353567C (zh) | 制作可变电容的方法 | |
| JP3939688B2 (ja) | バリキャップの製造方法 | |
| TWI228835B (en) | Junction varactor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |