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CN100382294C - 半导体晶片封装体及其封装方法 - Google Patents

半导体晶片封装体及其封装方法 Download PDF

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CN100382294C CNB2004100072222A CN200410007222A CN100382294C CN 100382294 C CN100382294 C CN 100382294C CN B2004100072222 A CNB2004100072222 A CN B2004100072222A CN 200410007222 A CN200410007222 A CN 200410007222A CN 100382294 C CN100382294 C CN 100382294C
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Abstract

本发明提供一种半导体晶片封装体及其封装方法，该半导体晶片封装体包含：一支承基体；一设置于该支承基体的晶片支承表面上的晶片；一设置于该支承基体的晶片支承表面上的封装基体，该封装基体具有数个用于暴露该晶片和该支承基体的电路接点的暴露孔；数个导电体，每一导电体是从该晶片的焊垫延伸至该封装基体的暴露孔内与对应的电路接点电气连接；将该导电体覆盖的覆盖层，该覆盖层是形成有数个导电球形成孔，于导电球形成孔内设有导电球。本发明可缩短工时，解决了对小面积的焊垫执行打线处理困难的问题，有助于整个产品的尺寸有效的缩减，以及成本的降低。

Description

半导体晶片封装体及其封装方法
【技术领域】
本发明是有关于一种半导体晶片封装体及其封装方法。
【背景技术】
早期，半导体晶片的封装方式大多利用导线架作为晶片的内部电路与外部电路的电气连接的媒介。然而，以这种方式封装出来的积体电路在体积上是较大，讯号的传输速度较慢、且制程耗时进而增加成本。因此，后来是有球形栅状阵列(BGA)封装方式的出现。然而，由于电子产品是日益讲求方便携带性，因此，要如何在功能强大下兼具体积小的特性，则非要把电子组件占用的空间缩减不可。因此，目前业界大都致力于研究如何把具有不同功能的晶片包封在一起，以有助于整个产品的尺寸有效的缩减，以及成本的降低。但由于一般来说适用于单一晶片的封装手段与适用于多晶片的封装手段是会有所不同以致于所需的设备亦有所不同，故制作成本将因此而增加。因此，若能够有一种封装手段能同时适用于单一晶片与多晶片的话则将会是更理想。
【发明内容】
有鉴于此，本发明的目的是提供一种能够克服以上所述的问题的半导体晶片封装体及其封装方法，能同时适用于单一晶片与多晶片，在封装程序上可缩短工时，解决了对小面积的焊垫执行打线处理困难的问题，有助于整个产品的尺寸有效的缩减，以及成本的降低，可提高半导体晶片封装体的产量与优良品率。
根据本发明的一种半导体晶片封装体，其特征在于：包含：
一支承基体，该支承基体具有一晶片支承表面及数个安装于该晶片支承表面上的电路接点；
一晶片，该晶片是被设置于该支承基体的晶片支承表面上，该晶片具有一焊垫安装表面及数个安装于该焊垫安装表面上的焊垫；
一封装基体，该封装基体是被设置于该支承基体的晶片支承表面上并且具有数个用于暴露该晶片和该支承基体的至少一个电路接点的暴露孔；
数个导电体，每一个该导电体是从该晶片的一对应的焊垫延伸至该封装基体的一对应的暴露孔内且与对应的电路接点电气连接；
一覆盖层，该覆盖层是形成于该支承基体的晶片支承表面上将该导电体覆盖，该覆盖层是形成有数个用于暴露对应的部分导电层的导电球形成孔；及
数个导电球，每一个该导电球是被形成于该覆盖层的一对应的导电球形成孔内且与对应的导电体电气连接且是凸伸在导电球形成孔之外。
较佳地，该支承基体是由聚酰亚胺、玻璃、陶瓷或金属制成的硬性基体。
较佳地，更包含数个导电层，每一个该导电层是被形成于一对应的导电体上。
较佳地，每一个该导电层包含一镍层与一金层中的至少一者。
本发明还提供一种半导体晶片封装体，其特征在于：包含：
一支承基体，该支承基体具有一晶片支承表面及数个安装于该晶片支承表面上的电路接点；
一绝缘层，该绝缘层是形成于该支承基体的晶片支承表面上并且具有一用于容置晶片的晶片容置空间及数个用于暴露该支承基体的电路接点的通孔；
一晶片，该晶片是被设置于该绝缘层的晶片容置空间并且具有一焊垫安装表面及数个安装于该焊垫安装表面上的焊垫；
数个导电体，每一个该导电体是从该晶片的一对应的焊垫延伸至该绝缘层的一对应的通孔内与对应的电路接点电气连接；及
一覆盖层，该覆盖层是形成于该绝缘层的表面上将该导电体覆盖。
较佳地，该支承基体是用于液晶显示器的玻璃基体，且该支承基体的晶片支承表面是该玻璃基体的背面。
较佳地，该支承基体是一存储器模组板。
较佳地，该支承基体为一快闪记忆卡的机板。
较佳地，该覆盖层形成有数个用于暴露对应的部分导电体的导电球形成孔，且该半导体晶片封装体更包含数个导电球，每一个该导电球是被形成于该覆盖层的一对应的导电球形成孔内且与对应的导电体电气连接并且是凸伸在导电球形成孔之外。
较佳地，该支承基体是由聚酰亚胺、玻璃、陶瓷或金属材料制成的硬性基体。
较佳地，更包含数个导电层，每一个该导电层是被形成于一对应的导电体上。
较佳地，更包含数个导电层，每一个该导电层是被形成于一对应的导电体上。
较佳地，每一个该导电层包含一镍层与一金层中的至少一者。
较佳地，该绝缘层和该覆盖层是由感光油墨或任何适合的光刻胶材料形成。
本发明还提供一种半导体晶片封装体，其特征在于：包含：
一支承基体，该支承基体具有一晶片容置凹室；
一晶片，该晶片是被置放于该支承基体的晶片容置凹室并且具有一焊垫安装表面及数个安装于该焊垫安装表面上的焊垫；
数个导电体，每一个该导电体是从该晶片的对应的焊垫延伸到该支承基体表面上的预定位置；
一覆盖层，该覆盖层是形成于该支承基体的表面上将该导电体覆盖，该覆盖层是形成有数个用于暴露对应的部分导电体导电球形成孔；及
数个导电球，每一个该导电球是形成于一对应的导电球形成孔内且与一对应的导电体电气连接并且凸伸到导电球形成孔之外。
较佳地，更包含数个导电层，每一个该导电层是被形成于一对应的导电体上。
较佳地，每一个该导电层包含一镍层与一金层中的至少一者。
较佳地，该晶片为一中央处理器或晶片组。
本发明还提供一种半导体晶片封装体，其特征在于：包含：
一支承基体，该支承基体具有一晶片支承表面及数个形成于该晶片支承表面上的电路接点；
数个形成于该支承基体的晶片支承表面上的支承导电体，该支承导电体是与对应的电路接点电气连接；
一晶片，该晶片是被置放于该支承基体的晶片支承表面上并且具有一焊垫安装表面和数个安装于该焊垫安装表面上的焊垫；
数个导电体，每一个该导电体是从该晶片的对应的焊垫延伸到一对应的支承导电体上且至少覆盖该对应的支承导电体的一部分；
一覆盖层，该覆盖层是形成于该支承基体的表面上将该导电体覆盖，该覆盖层是形成有数个用于暴露对应的部分导电体及对应的支承导电体的未被导电体覆盖的部分的导电球形成孔；及
数个导电球，每一个该导电球是形成于一对应的导电球形成孔内与对应的导电体电气连接且凸伸到导电球形成孔之外。
较佳地，更包含数个导电层，每一个该导电层是被形成于一对应的导电体上。
较佳地，每一个该导电层包含一镍层与一金层中的至少一者。
较佳地，更包含数个导电层，每一个该导电层是从被形成于一对应的支承导电体上。
较佳地，每一个该导电层包含一镍层与一金层中的至少一者。
本发明还提供一种半导体晶片封装体，其特征在于：包含：
一支承基体，该支承基体具有一晶片支承表面和数个形成于该晶片支承表面上的电路接点；
一第一晶片，该第一晶片是被设置于该支承基体的晶片支承表面上，该第一晶片具有一焊垫安装表面和数个安装于该焊垫安装表面上的焊垫；
一封装基体，该封装基体是被设置于该支承基体的晶片支承表面上，该封装基体具有数个用于暴露该晶片和该支承基体的电路接点的暴露孔；
数个第一导电体，每一个该第一导电体是从该第一晶片的对应的焊垫延伸到该封装基体对应的暴露孔内且与对应的电路接点电气连接；
一绝缘层，该绝缘层是形成于该封装基体的表面上将该第一导电体覆盖，该绝缘层是形成有数个用于暴露对应的部分第一导电体的通孔；
一第二晶片，该第二晶片是被设置于该绝缘层的表面上，该第二晶片具有一焊垫安装表面和数个安装于该焊垫安装表面上的焊垫；
数个第二导电体，每一个该第二导电体是从该第二晶片的一对应的焊垫延伸到该绝缘层的一对应的通孔内且与对应的第一导电体电气连接；
一覆盖层，该覆盖层是形成于该绝缘层的表面上将该第二导电体覆盖，该覆盖层是形成有数个用于暴露对应的部分第二导电体的导电球形成孔；及
数个导电球，每一个该导电球是形成于一对应的导电球形成孔内与对应的第二导电体电气连接且凸伸到导电球形成孔之外。
较佳地，更包含数个导电层，每一个该导电层是被形成于一对应的第一导电体上。
较佳地，每一个该导电层包含一镍层与一金层中的至少一者。
较佳地，更包含数个导电层，每一个该导电层是被形成于一对应的第二导电体上。
较佳地，每一个该导电层包含一镍层与一金层中的至少一者。
本发明还提供一种半导体晶片封装体，其特征在于：包含：
一晶片，该晶片具有一焊垫安装表面及数个安装于该焊垫安装表面上的焊垫；
数个第一导电体，每一个该第一导电体是形成于该晶片的对应的焊垫上并且是从该对应的焊垫延伸至该晶片的焊垫安装表面上；
一绝缘层，该绝缘层是形成于该晶片的焊垫安装表面上将该第一导电体覆盖，该绝缘层是形成有数个用于暴露对应的部分第一导电体的通孔；
一支承基体，该支承基体具有数个安装于该晶片支承表面上的电路接点，该晶片是被设置于该支承基体的晶片支承表面上；
一封装基体，该封装基体是被设置于该支承基体的晶片支承表面并且具有数个用于暴露该晶片和该支承基体的电路接点的暴露孔；
数个第二导电体，每一个该第二导电体是从该支承基体的一对应的电路接点延伸至该绝缘层的一对应的通孔内与对应的第一导电体电气连接；
一覆盖层，该覆盖层是形成于该封装基体的表面上将该第二导电体覆盖，该覆盖层是形成有数个用于暴露对应的部分第二导电体的导电球形成孔；及
数个导电球，每一个该导电球是形成于每一导电球形成孔内与对应的第二导电体电气连接且凸伸到导电球形成孔之外；
较佳地，更包含数个导电层，每一个该导电层是被形成于一对应的第一导电体上。
较佳地，每一个该导电层包含一镍层与一金层中的至少一者。
较佳地，更包含数个导电层，每一个该导电层是被形成于一对应的第二导电体上。
较佳地，每一个该导电层包含一镍层与一金层中的至少一者。
本发明还提供一种半导体晶片封装体的封装方法，其特征在于：包含如下的步骤：
(1)提供一支承基体，该支承基体具有一晶片支承表面及数个安装于该晶片支承表面上的电路接点；
(2)把一晶片设置于该支承基体的晶片支承表面上，该晶片具有一焊垫安装表面及数个安装于该焊垫安装表面上的焊垫；
(3)把一封装基体设置于该支承基体的晶片支承表面上，该封装基体具有数个用于暴露该晶片和该支承基体的至少一个电路接点的暴露孔；
(4)于该晶片的每一个焊垫上形成一导电体，每一导电体是从该晶片的一对应的焊垫延伸至该封装基体的一对应的暴露孔内与对应的电路接点电气连接；
(5)于该支承基体的晶片支承表面上形成一覆盖层将该导电体覆盖，该覆盖层是形成有数个用于暴露对应的部分导电体的导电球形成孔；及
(6)数个导电球，每一个该导电球是被形成于该覆盖层的一对应的导电球形成孔内与对应的导电体电气连接且是凸伸在导电球形成孔之外。
较佳地，在提供支承基体的步骤(1)中，该支承基体是由聚酰亚胺、玻璃、陶瓷或金属制成的硬性基体。
较佳地，在形成导电体的步骤(4)之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的导电体上。
较佳地，在形成导电层的步骤中，每一个该导电层包含一镍层与一金层中的至少一者。
本发明还提供一种半导体晶片封装体的封装方法，其特征在于：包含如下的步骤：
(1)提供一支承基体，该支承基体具有一晶片支承表面及数个安装于该晶片支承表面上的电路接点；
(2)于该支承基体的晶片支承表面上形成一绝缘层，该绝缘层具有一用于容置晶片的晶片容置空间及数个用于暴露该支承基体的电路接点的通孔；
(3)把一晶片设置于该绝缘层的晶片容置空间，该晶片具有一焊垫安装表面及数个安装于该焊垫安装表面上的焊垫；
(4)形成数个导电体，每一个该导电体是从该晶片的一对应的焊垫延伸至该绝缘层的一对应的通孔内与对应的电路接点电气连接；及
(5)于该绝缘层的表面上形成一覆盖层将该导电体覆盖。
较佳地，在提供支承基体的步骤(1)中，该支承基体为一用于液晶显示器的玻璃基体，且该支承基体的晶片支承表面是该玻璃基体的背面。
较佳地，在提供支承基体的步骤(1)中，该支承基体是一存储器模组板。
较佳地，在提供支承基体的步骤(1)中，该支承基体是一快闪记忆卡的机板。
较佳地，在形成覆盖层的步骤(5)中，该覆盖层是形成有数个用于暴露对应的部分导电体的导电球形成孔，且该半导体晶片封装体的封装方法更包含形成数个导电球的步骤，每一个该导电球是被形成于该覆盖层的一对应的导电球形成孔内与对应的导电体电气连接且是凸伸在导电球形成孔之外。
较佳地，在提供支承基体的步骤(1)中，该支承基体是聚酰亚胺、玻璃、陶瓷或金属材料制成的硬性基体。
较佳地，在形成导电体的步骤(4)之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的导电体上。
较佳地，在形成导电体的步骤(4)之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的导电体上。
较佳地，在形成导电层的步骤中，每一个该导电层包含一镍层与一金层中的至少一者。
较佳地，该绝缘层是由感光油墨或任何适合的光刻胶材料形成。
本发明还提供一种半导体晶片封装体的封装方法，其特征在于：包含如下步骤：
(1)提供一支承基体，该支承基体具有一晶片容置凹室；
(2)把一晶片置放于该支承基体的晶片容置凹室，该晶片具有一焊垫安装表面及数个安装于该焊垫安装表面上的焊垫；
(3)形成数个导电体，每一个该导电体是从该晶片的一对应的焊垫延伸到该支承基体的表面上的预定的位置；
(4)于该支承基体的表面上形成一覆盖层将该导电体覆盖，该覆盖层形成有数个用于暴露对应的部分导电体的导电球形成孔；及
(5)数个导电球，每一个该导电球是形成于一对应的导电球形成孔内与一对应的导电体电气连接且凸伸到导电球形成孔之外。
较佳地，在形成导电体的步骤(3)之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的导电体上。
较佳地，在形成导电层的步骤中，每一个该导电层包含一镍层与一金层中的至少一者。
较佳地，在提供晶片的步骤(2)中，该晶片是为一中央处理器或晶片组。
本发明还提供一种半导体晶片封装体的封装方法，其特征在于：包含如下的步骤：
(1)提供一支承基体，该支承基体具有一晶片支承表面及数个形成于该晶片支承表面上的电路接点；
(2)于该支承基体的晶片支承表面上形成数个支承导电体，该支承导电体是与对应的电路接点电气连接；
(3)把一晶片置放于该支承基体的晶片支承表面上，该晶片具有一焊垫安装表面和数个安装于该焊垫安装表面上的焊垫；
(4)形成数个导电体，每一个该导电体是从该晶片的一对应的焊垫延伸到一对应的支承导电体上至少覆盖该对应的支承导电体的一部分；
(5)于该支承基体的表面上形成一覆盖层将该导电体覆盖，该覆盖层是形成有数个用于暴露对应的部分导电体及对应的支承导电体的未被导电体覆盖的部分的导电球形成孔；及
(6)形成数个导电球，每一个该导电球是形成于一对应的导电球形成孔内与对应的导电体电气连接且凸伸到导电球形成孔之外。
较佳地，在形成导电体的步骤(4)之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的导电体上。
较佳地，在形成导电层的步骤中，每一个该导电层包含一镍层与一金层中的至少一者。
较佳地，在形成支承导电体的步骤(2)之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的支承导电体上。
较佳地，在形成导电层的步骤中，每一个该导电层包含一镍层与一金层中的至少一者。
本发明还提供一种半导体晶片封装体的封装方法，其特征在于：包含如下的步骤：
(1)提供一支承基体，该支承基体具有一晶片支承表面和数个形成于该晶片支承表面上的电路接点；
(2)把一第一晶片设置于该支承基体的晶片支承表面上，该第一晶片具有一焊垫安装表面和数个安装于该焊垫安装表面上的焊垫；
(3)把一封装基体设置于该支承基体的晶片支承表面上，该封装基体具有数个用于暴露该晶片和该支承基体的电路接点的暴露孔；
(4)形成数个第一导电体，每一个该第一导电体是从该第一晶片的一对应的焊垫延伸到该封装基体的一对应的暴露孔内与对应的电路接点电气连接；
(5)于该封装基体的表面上形成一绝缘层将该第一导电体覆盖，该绝缘层是形成有数个用于暴露对应的部分第一导电体的通孔；
(6)把一第二晶片设置于该绝缘层的表面上，该第二晶片具有一焊垫安装表面和数个安装于该焊垫安装表面上的焊垫；
(7)形成数个第二导电体，每一个该第二导电体是从该第二晶片的一对应的焊垫延伸到该绝缘层的一对应的通孔内与对应的第一导电体电气连接；
(8)于该绝缘层的表面上形成一覆盖层将该第二导电体覆盖，该覆盖层是形成有数个用于暴露对应的部分第二导电体的导电球形成孔；及
(9)形成数个导电球，每一个该导电球是形成于一对应的导电球形成孔内与对应的第二导电体电气连接且凸伸到导电球形成孔之外。
较佳地，在形成第一导电体的步骤(4)之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的第一导电体上。
较佳地，在形成导电层的步骤中，每一个该导电层包含一镍层与一金层中的至少一者。
较佳地，在形成第二导电体的步骤(7)之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的第二导电体上。
较佳地，在形成导电层的步骤中，每一个该导电层包含一镍层与一金层中的至少一者。
本发明还提供一种半导体晶片封装体的封装方法，其特征在于：包含如下的步骤：
(1)提供一晶片，该晶片具有一焊垫安装表面及数个安装于该焊垫安装表面上的焊垫；
(2)形成数个第一导电体，每一个该第一导电体是形成于该晶片的对应的焊垫上并且是从该对应的焊垫延伸至该晶片的焊垫安装表面上；
(3)于该晶片的焊垫安装表面上形成一绝缘层将该第一导电体覆盖，该绝缘层是形成有数个用于暴露对应的部分第一导电体的通孔；
(4)把该晶片设置于一支承基体的晶片支承表面上，该支承基体具有数个安装于该晶片支承表面上的电路接点；
(5)把一封装基体设置于该支承基体的晶片支承表面上，该封装基体具有数个用于暴露该晶片和该支承基体的电路接点的暴露孔；
(6)形成数个第二导电体，每一个该第二导电体是从该支承基体的一对应的电路接点延伸至该绝缘层的一对应的通孔内与对应的第一导电体电气连接；
(7)于该封装基体的表面上形成一覆盖层将该第二导电体覆盖，该覆盖层是形成有数个用于暴露对应的部分第二导电体的导电球形成孔；及
(8)形成数个导电球，每一个该导电球是形成于每一导电球形成孔内与对应的第二导电体电气连接且凸伸到导电球形成孔之外。
较佳地，在形成第一导电体的步骤(2)之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的第一导电体上。
较佳地，在形成导电层的步骤中，每一个该导电层包含一镍层与一金层中的至少一者。
较佳地，在形成第二导电体的步骤(6)之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的第二导电体上。
较佳地，在形成导电层的步骤中，每一个该导电层包含一镍层与一金层中的至少一者。
本发明的半导体晶片封装体及其封装方法，能同时适用于单一晶片与多晶片，在封装程序上可缩短工时，解决了对小面积的焊垫执行打线处理困难的问题，有助于整个产品的尺寸有效的缩减，以及成本的降低，可提高半导体晶片封装体的产量与优良品率。
【附图说明】
图1至图6是为描绘本发明半导体晶片封装体的封装方法的第一较佳实施例的示意流程剖视图；
图7是为描绘利用本发明半导体晶片封装体的封装方法的第一较佳实施例来封装的具有两个晶片的半导体晶片封装体的示意剖视图；
图8至图12是为描绘本发明半导体晶片封装体的封装方法的第二较佳实施例的示意流程剖视图；
图13、14是为描绘利用本发明半导体晶片封装体的封装方法的第二较佳实施例来封装的具有两个晶片的半导体晶片封装体的示意立体图；
图15至图18是为描绘本发明半导体晶片封装体的封装方法的第三较佳实施例的示意流程剖视图；
图19是为对应于图15的示意立体图，其中，晶片是被移去；
图20是为对应于图16的示意立体图；
图21是为对应于图18的示意立体图；
图22至图26是为描绘本发明半导体晶片封装体的封装方法的第四较佳实施例的示意流程剖视图；
图27至图35是为描绘本发明半导体晶片封装体的封装方法的第五较佳实施例的示意流程剖视图；
图36至图42是为描绘本发明半导体晶片封装体的封装方法的第六较佳实施例的示意流程剖视图；
图43至图46是为描绘本发明半导体晶片封装体的封装方法的第七较佳实施例的示意流程剖视图；
图47是为描绘利用本发明半导体晶片封装体的封装方法的第七较佳实施例来封装的具有数个晶片的半导体晶片封装体的示意立体图，其中，保护层是被移去；
图48是为描绘利用本发明半导体晶片封装体的封装方法的第七较佳实施例来封装的另一种具有数个晶片的半导体晶片封装体的示意立体图，其中，覆盖层是被移去；及
图49是为描绘利用本发明半导体晶片封装体的封装方法的第七较佳实施例来封装的又另一种具有数个晶片的半导体晶片封装体的示意立体图，其中，覆盖层是被移去。
【图式的主要元件代表符号表】
1   支承基体            10  晶片支承表面
11  电路接点            2   晶片
20  焊垫安装表面        21  焊垫
3   封装基体            30  暴露孔
4   导电体              40  导电层
401 镍层                402 金层
5   覆盖层              50  导电球形成孔
6   导电球              7   绝缘层
70  晶片容置空间        71  通孔
12  晶片容置凹室        8   支承导电体
80  导电层              801 镍层
802 金层                9   晶片
90  焊垫安装表面        91  焊垫
92  导电体              93  导电层
930 镍层                931 金层
31  导电体              32  导电层
321 镍层                322 金层
【具体实施方式】
在本发明被详细描述的前，应要注意的是在整个说明当中，相似的元件是由相同的标号标示。另一方面，为了清楚揭示本发明的特征，在该等图式中的元件并不是按实际比例描绘。
图1至图6是为本发明的半导体晶片封装体的封装方法的第一较佳实施例的示意流程图。
请参阅图1所示，一支承基体1是首先被提供。该支承基体1具有一晶片支承表面10及数个安装于该晶片支承表面10上的电路接点11。视需要而定，该等电路接点11中的部分或全部是可以彼此电气连接。
应要注意的是，该支承基体1可以是为印刷电路板或者是为以玻璃、金属、陶瓷或任何适合的材料制成的硬性基体。
然后，如在图2中所示，一半导体晶片2是置放于该支承基体1的晶片支承表面10上以致于该支承基体1的电路接点11中的一部分是在该晶片2四周。该半导体晶片2具有一焊垫安装表面20及数个安装在该焊垫安装表面20上的焊垫21(在图式中，仅一个焊垫被显示)。
现在请参阅图3所示，接着，一封装基体3是被设置于该支承基体1的晶片支承表面10上。该封装基体3具有数个用于暴露该晶片2和该支承基体1的在该晶片2四周的电路接点11的暴露孔30以致于当该封装基体3被设置于该支承基体1上时该晶片2及在其四周的电路接点11是被暴露。在本实施例中，于该封装基体3的四周是设置有一用于固定该封装基体3的固定材料层31。该固定材料层31可以由，例如，像锡、环氧树脂、及其类似的任何适合的材料形成。
应要注意的是，该固定材料层31亦能够被设置在该封装基体3与该支承基体1之间。
接着，如在图4中所示，于该晶片2的每一焊垫21上是形成有一导电体4。每一个该等导电体4是从该晶片2的对应的焊垫21延伸到该封装基体3的对应的暴露孔30内俾可与对应的电路接点11电气连接。在本实施例中，该等导电体4的形成是以适于印刷手段的导电材料为材料，藉由印刷手段来达成。该导电材料可以是为，例如，掺杂有任何一种或多种导电金属的导电金属胶。该印刷手段可以是为绢网印刷手段、移印刷头手段、钢板印刷手段、或任何适合的印刷手段。
然后，于每一导电体4上是利用任何适合的电镀手段来形成一导电层40。该导电层40是可以由一镍(Ni)层401和一金(Ag)层402形成。当然，该导电层40亦可以由任何适当的金属层形成。
然后，请参阅图5所示，在形成导电层40的步骤之后，一覆盖层5是形成于该支承基体1的晶片支承表面10上以致于该等导电层40是被覆盖。在本实施例中，该覆盖层5是以感光油墨(photo ink)形成。然后，经由曝光及化学冲洗等处理，该覆盖层5是形成有数个用于暴露对应的导电层40的一部分和该支承基体1的其他的电路接点11的导电球形成孔50。
应要注意的是，该覆盖层5亦可以由聚酰亚胺(polyimide)或任何适合的光刻胶(photoresist)材料形成。
现在请参阅图6所示，于每一导电球形成孔50是形成有一与对应的导电层40或对应的电路接点11电气连接且凸伸到导电球形成孔50之外的导电球6。
虽然，在本实施例中，于图式及说明中仅有一个晶片，应要了解的是，本实施例亦可适用于数个晶片。另一方面，在本实施例中的描述是以焊垫设在中央的晶片来作例子，应要了解的是，本实施例亦可适用于焊垫设置在一侧的晶片。
图7显示利用本发明半导体晶片封装体的封装方法的第一较佳实施例来封装的半导体晶片封装体。与在图6中所示的不同，该半导体晶片封装体包含两个晶片2。该两个晶片2可以是为具有相同功能的晶片，或者可以是为具有不同功能的晶片，而该支承基体1可以是为一是统机板。
图8至图12是为本发明的半导体晶片封装体的封装方法的第二较佳实施例的示意流程图。
如在图8中所示，一支承基体1是首先被提供。该支承基体1具有一晶片支承表面10及数个安装于该晶片支承表面10上的电路接点11。接着，一绝缘层7是被形成于该支承基体1的晶片支承表面10上。在本实施例中，该绝缘层7是由感光油墨形成。然后，经由曝光及化学冲洗等处理，该绝缘层7是形成有一用于容置晶片的晶片容置空间70及数个用于暴露该支承基体1的电路接点11的通孔71。
应要注意的是，该绝缘层7亦可以由聚酰亚胺或任何适合的光刻胶材料形成。
请配合参阅图9所示，于该绝缘层7形成晶片容置空间70和通孔71之后，一晶片2是被置放于该晶片容置空间70内。该晶片2具有一焊垫安装表面20和数个安装于该焊垫安装表面20上的焊垫21。
接着，请参阅图10所示，于该晶片2的每一焊垫21上是形成有一导电体4。每一个该等导电体4是从该晶片2的对应的焊垫21延伸到该绝缘层7的对应的通孔71内俾可与对应的电路接点11电气连接。然后，于每一导电体4上是形成一导电层40。
现在，请参阅图11所示，一覆盖层5然后是形成于该支承基体1的表面10上以致于该等导电层40是被覆盖。然后，经由曝光及化学冲洗等处理，该覆盖层5是形成有数个用于暴露对应的导电层40的一部分的导电球形成孔50。
最后，如在图12中所示，于每一导电球形成孔50是形成有一与对应的导电层40电气连接且凸伸到导电球形成孔50之外的导电球6。
图13、14是为显示利用本发明半导体晶片封装体的封装方法的第二较佳实施例来封装的半导体晶片封装体的示意立体图，在图13中，覆盖层是被移去。与在图12中所示的不同，图13、14的该半导体晶片封装体包含两个晶片2。
图15至图18是为本发明的半导体晶片封装体的封装方法的第三较佳实施例的示意流程图。
请参阅图15所示，一支承基体1是首先被提供。该支承基体1在其的表面10上是形成有一晶片容置凹室12，如在图19中所示。然后，一晶片2是被置放于该支承基体1的晶片容置凹室12内。该晶片2具有一焊垫安装表面20及数个安装于该表面20上的焊垫21。
然后，如在图16中所示，于该晶片2的每一焊垫21上是形成有一导电体4。每一个该等导电体4是从该晶片2的对应的焊垫21延伸到该支承基体1的表面10上的预定的位置，如在图20中所示。然后，于每一导电体4上是形成一导电层40。
现在，请参阅图17所示，一覆盖层5然后是形成于该支承基体1的表面10上以致于该等导电层40是被覆盖。然后，经由曝光及化学冲洗等处理，该覆盖层5是形成有数个用于暴露对应的导电层40的一部分的导电球形成孔50。
最后，如在图18中所示，于每一导电球形成孔50是形成有一与对应的导电层40电气连接且凸伸到导电球形成孔50之外的导电球6，如在图21中所示。
应要注意的是，在本实施例中，该晶片2是为一中央处理器或者晶片组。
图22至图26是为本发明的半导体晶片封装体的封装方法的第四较佳实施例的示意流程图。
请参阅图22所示，一支承基体1是首先被提供。该支承基体1具有一晶片支承表面10及数个形成于该晶片支承表面10上的电路接点11。然后，数个与对应的电路接点11电气连接的支承导电体8是形成于该支承基体1的晶片支承表面10上。在形成该等支承导电体8之后，于每一支承导电体8上是形成有一导电层80。该导电层80是可以由一镍层801和一金层802形成。当然，该导电层80亦可以由任何适当的金属层形成。
应要注意的是，该等支承导电体8和导电层80是以与在以上所述的实施例中的导电体4和导电层40相同的方式形成，因此，其的详细描述于此恕不再赘述。
现在请参阅图23所示，一晶片2是被置放于该支承基体1的晶片支承表面10上。该晶片2具有一焊垫安装表面20和数个安装于该焊垫安装表面20上的焊垫21。
接着，如在图24中所示，于该晶片2的每一焊垫21上是形成有一导电体4。每一个该等导电体4是从该晶片2的对应的焊垫21延伸到一对应的导电层80上俾可至少覆盖该对应的导电层80的一部分。然后，于每一导电体4上是形成一导电层40。
现在，请参阅图25所示，一覆盖层5然后是形成于该支承基体1的表面10上以致于该等导电层40是被覆盖。然后，经由曝光及化学冲洗等处理，该覆盖层5是形成有数个用于暴露对应的导电层40的一部分及对应的导电层80的未被导电体4覆盖的部分的导电球形成孔50。
最后，如在图26中所示，于每一导电球形成孔50是形成有一导电球6。每一个该等导电球6是与对应的导电层40或对应的导电层80电气连接且凸伸到导电球形成孔50之外。
图27至图35是为本发明的半导体晶片封装体的封装方法的第五较佳实施例的示意流程图。
现在请参阅图27所示，一支承基体1是首先被提供。该支承基体1具有一晶片支承表面10和数个形成于该晶片支承表面10上的电路接点11。
接着，一第一晶片2是被设置于该支承基体1的晶片支承表面10上，如在图28中所示。该第一晶片2具有一焊垫安装表面20和数个安装于该焊垫安装表面20上的焊垫21。
现在请参阅图29所示，一封装基体3是被设置于该支承基体1的晶片支承表面10上。该封装基体3具有用于暴露该晶片2和该支承基体1的电路接点11的暴露孔30。
接着，如在图30中所示，于该晶片2的每一焊垫21上是形成有一导电体4。每一个该等导电体4是从该晶片2的对应的焊垫21延伸到该封装基体3的对应的暴露孔30内俾可与对应的电路接点11电气连接。
然后，于每一导电体4上是利用任何适合的电镀手段来形成一导电层40。该导电层40是可以由一镍层401和一金层402形成。当然，该导电层40亦可以由任何适当的金属层形成。
然后，请参阅图31所示，在形成导电层40的步骤之后，一绝缘层7是形成于该封装基体3的表面10上以致于该等导电层40是被覆盖。在本实施例中，该绝缘层7是以感光油墨形成。然后，经由曝光及化学冲洗等处理，该绝缘层7是形成有数个用于暴露对应的导电层40的一部分的通孔71，如在图32中所示。
接着，一第二晶片9是被设置于该绝缘层7的表面上。该第二晶片9具有一焊垫安装表面90和数个安装于该焊垫安装表面90上的焊垫91。
接着，请参阅图33所示，于该第二晶片9的每一焊垫91上是形成有一导电体92。每一个该等导电体92是从该晶片9的对应的焊垫91延伸到该绝缘层7的通孔71内俾可与对应的导电层40电气连接。
然后，于每一导电体92上是利用任何适合的电镀手段来形成一导电层93。该导电层93是可以由一镍层930和一金层931形成。当然，该导电层93亦可以由任何适当的金属层形成。
然后，如在图34中所示，一覆盖层5是形成于该绝缘层7的表面上以致于该等导电层93是被覆盖。接着，经由曝光及化学冲洗等处理，该覆盖层5是形成有数个用于暴露对应的导电层93的一部分的导电球形成孔50。
最后，于每一导电球形成孔50是形成有一与对应的导电层93电气连接且凸伸到导电球形成孔50之外的导电球6，如在图35中所示。
图36至图42是为本发明的半导体晶片封装体的封装方法的第六较佳实施例的示意流程图。
请参阅图36所示，一晶片2是首先被提供。该晶片2具有一焊垫安装表面20及数个安装于该焊垫安装表面20上的焊垫21。
然后，于该晶片2的每一焊垫21上是形成有一导电体4，如在图37中所示。每一导电体4是从对应的焊垫21延伸至该晶片2的焊垫安装表面20上。接着，于每一导电体4上是利用任何适合的电镀手段来形成一导电层40。该导电层40是可以由一镍层401和一金层402形成。当然，该导电层40亦可以由任何适当的金属层形成。
现在，请参阅图38所示，一绝缘层7是形成于该晶片2的焊垫安装表面20上以致于该等导电层40是被覆盖。在本实施例中，该绝缘层7是以感光油墨形成。然后，经由曝光及化学冲洗等处理，该绝缘层7是形成有数个用于暴露对应的导电层40的一部分的通孔71。
接着，请参阅图39所示，在形成该通孔71之后，该晶片2是被设置于一支承基体1的晶片支承表面10上。该支承基体1具有数个安装于该晶片支承表面10上的电路接点11。
现在请参阅图40所示，然后，一封装基体3是被设置于该支承基体1的晶片支承表面10上。该封装基体3具有用于暴露该晶片2和该支承基体1的电路接点11的暴露孔30。
接着，数个各从该支承基体1的一对应的电路接点11延伸至该绝缘层7的对应的通孔71内俾可与对应的导电层40电气连接的导电体31是被形成，如在图41中所示。然后，于每一导电体31上是利用任何适合的电镀手段来形成一导电层32。该导电层32是可以由一镍层321和一金层322形成。当然，该导电层32亦可以由任何适当的金属层形成。
现在，请参阅图42所示，一覆盖层5然后是形成于该封装基体3的表面30上以致于该等导电层32是被覆盖。接着，经由曝光及化学冲洗等处理，该覆盖层5是形成有数个用于暴露对应的导电层32的一部分的导电球形成孔50。
最后，于每一导电球形成孔50是形成有一与对应的导电层40电气连接且凸伸到导电球形成孔50之外的导电球6。
图43至图46是为本发明的半导体晶片封装体的封装方法的第七较佳实施例的示意流程图。
如在图43中所示，一支承基体1是首先被提供。该支承基体1具有一晶片支承表面10及数个安装于该晶片支承表面10上的电路接点11。在本实施例中，该支承基体1是为一使用于液晶显示装置(图中未示)的玻璃基体。该晶片支承表面10即是为该液晶显示装置的玻璃基体的背面。该等电路接点11是与该液晶显示装置的其他的电路组件(图中未示)电气连接。接着，一绝缘层7是被形成于该支承基体1的晶片支承表面10上。然后，经由曝光及化学冲洗等处理，该绝缘层7是形成有一用于容置晶片的晶片容置空间70及数个用于暴露该支承基体1的电路接点11的通孔71。
请配合参阅图44所示，于该绝缘层7形成晶片容置空间70和通孔71之后，一晶片2是被置放于该晶片容置空间70内。该晶片2具有一焊垫安装表面20和数个安装于该焊垫安装表面20上的焊垫21。
接着，请参阅图45所示，于该晶片2的每一焊垫21上是形成有一导电体4。每一个该等导电体4是从该晶片2的对应的焊垫21延伸到该绝缘层7的对应的一个通孔71内俾可与该通孔71内的电路接点11电气连接。然后，于每一导电体4上是形成一导电层40，如在图46中所示。
最后，一覆盖层5是形成于该支承基体1的表面10上以致于该等导电层40是被覆盖。
图47是为显示利用本发明半导体晶片封装体的封装方法的第七较佳实施例来封装的半导体晶片封装体的示意立体图。在图47中，覆盖层是被移去。与在图46中所示的不同，该半导体晶片封装体包含数个晶片2。
图48是为显示利用本发明半导体晶片封装体的封装方法的第七较佳实施例来封装的另一种半导体晶片封装体的示意平面图，在图48中，覆盖层是被移去。在图48中，该支承基体1是为一存储器模组板并且包含八个存储器晶片2。
图49是为显示利用本发明半导体晶片封装体的封装方法的第七较佳实施例来封装的又另一种半导体晶片封装体的示意平面图，在图49中，覆盖层是被移去。在图49中，该支承基体1是为一快闪记忆卡的机板并且包含一个控制器晶片22和两个快闪存储器晶片23。
综上所述，本发明的半导体晶片封装体及其封装方法，确能藉上述所揭露的构造、装置，达到预期的目的与功效。
但上述所揭的图式及说明，仅为本发明的实施例而已，非为限定本发明的保护范围。

Claims (58)

1.一种半导体晶片封装体，其特征在于：包含：
一支承基体，该支承基体具有一晶片支承表面及数个安装于该晶片支承表面上的电路接点；
一绝缘层，该绝缘层是形成于该支承基体的晶片支承表面上并且具有一用于容置晶片的晶片容置空间及数个用于暴露该支承基体的电路接点的通孔；
一晶片，该晶片是被设置于该绝缘层的晶片容置空间并且具有一焊垫安装表面及数个安装于该焊垫安装表面上的焊垫；
数个导电体，每一个该导电体是从该晶片的一对应的焊垫延伸至该绝缘层的一对应的通孔内与对应的电路接点电气连接；及
一覆盖层，该覆盖层是形成于该绝缘层的表面上将该导电体覆盖。
2.如权利要求1所述的半导体晶片封装体，其特征在于：该支承基体是用于液晶显示器的玻璃基体，且该支承基体的晶片支承表面是该玻璃基体的背面。
3.如权利要求1所述的半导体晶片封装体，其特征在于：该支承基体是一存储器模组板。
4.如权利要求1所述的半导体晶片封装体，其特征在于：该支承基体为一快闪记忆卡的机板。
5.如权利要求1所述的半导体晶片封装体，其特征在于：该覆盖层形成有数个用于暴露对应的部分导电体的导电球形成孔，且该半导体晶片封装体更包含数个导电球，每一个该导电球是被形成于该覆盖层的一对应的导电球形成孔内且与对应的导电体电气连接并且是凸伸在导电球形成孔之外。
6.如权利要求1所述的半导体晶片封装体，其特征在于：该支承基体是由聚酰亚胺、玻璃、陶瓷或金属材料制成的硬性基体。
7.如权利要求1所述的半导体晶片封装体，其特征在于：更包含数个导电层，每一个该导电层是被形成于一对应的导电体上。
8.如权利要求5所述的半导体晶片封装体，其特征在于：更包含数个导电层，每一个该导电层是被形成于一对应的导电体上。
9.如权利要求8所述的半导体晶片封装体，其特征在于：每一个该导电层包含一镍层与一金层中的至少一者。
10.如权利要求1所述的半导体晶片封装体，其特征在于：该绝缘层和该覆盖层是由感光油墨或任何适合的光刻胶材料形成。
11.一种半导体晶片封装体，其特征在于：包含：
一支承基体，该支承基体具有一晶片容置凹室；
一晶片，该晶片是被置放于该支承基体的晶片容置凹室并且具有一焊垫安装表面及数个安装于该焊垫安装表面上的焊垫；
数个导电体，每一个该导电体是从该晶片的对应的焊垫延伸到该支承基体表面上的预定位置；
一覆盖层，该覆盖层是形成于该支承基体的表面上将该导电体覆盖，该覆盖层是形成有数个用于暴露对应的部分导电体导电球形成孔；及
数个导电球，每一个该导电球是形成于一对应的导电球形成孔内且与一对应的导电体电气连接并且凸伸到导电球形成孔之外。
12.如权利要求11所述的半导体晶片封装体，其特征在于：更包含数个导电层，每一个该导电层是被形成于一对应的导电体上。
13.如权利要求12所述的半导体晶片封装体，其特征在于：每一个该导电层包含一镍层与一金层中的至少一者。
14.如权利要求11所述的半导体晶片封装体，其特征在于：该晶片为一中央处理器或晶片组。
15.一种半导体晶片封装体，其特征在于：包含：
一支承基体，该支承基体具有一晶片支承表面及数个形成于该晶片支承表面上的电路接点；
数个形成于该支承基体的晶片支承表面上的支承导电体，该支承导电体是与对应的电路接点电气连接；
一晶片，该晶片是被置放于该支承基体的晶片支承表面上并且具有一焊垫安装表面和数个安装于该焊垫安装表面上的焊垫；
数个导电体，每一个该导电体是从该晶片的对应的焊垫延伸到一对应的支承导电体上且至少覆盖该对应的支承导电体的一部分；
一覆盖层，该覆盖层是形成于该支承基体的表面上将该导电体覆盖，该覆盖层是形成有数个用于暴露对应的部分导电体及对应的支承导电体的未被导电体覆盖的部分的导电球形成孔；及
数个导电球，每一个该导电球是形成于一对应的导电球形成孔内与对应的导电体电气连接且凸伸到导电球形成孔之外。
16.如权利要求15所述的半导体晶片封装体，其特征在于：更包含数个导电层，每一个该导电层是被形成于一对应的导电体上。
17.如权利要求16所述的半导体晶片封装体，其特征在于：每一个该导电层包含一镍层与一金层中的至少一者。
18.如权利要求15所述的半导体晶片封装体，其特征在于：更包含数个导电层，每一个该导电层是从被形成于一对应的支承导电体上。
19.如权利要求18所述的半导体晶片封装体，其特征在于：每一个该导电层包含一镍层与一金层中的至少一者。
20.一种半导体晶片封装体，其特征在于：包含：
一支承基体，该支承基体具有一晶片支承表面和数个形成于该晶片支承表面上的电路接点；
一第一晶片，该第一晶片是被设置于该支承基体的晶片支承表面上，该第一晶片具有一焊垫安装表面和数个安装于该焊垫安装表面上的焊垫；
一封装基体，该封装基体是被设置于该支承基体的晶片支承表面上，该封装基体具有数个用于暴露该晶片和该支承基体的电路接点的暴露孔；
数个第一导电体，每一个该第一导电体是从该第一晶片的对应的焊垫延伸到该封装基体对应的暴露孔内且与对应的电路接点电气连接；
一绝缘层，该绝缘层是形成于该封装基体的表面上将该第一导电体覆盖，该绝缘层是形成有数个用于暴露对应的部分第一导电体的通孔；
一第二晶片，该第二晶片是被设置于该绝缘层的表面上，该第二晶片具有一焊垫安装表面和数个安装于该焊垫安装表面上的焊垫；
数个第二导电体，每一个该第二导电体是从该第二晶片的一对应的焊垫延伸到该绝缘层的一对应的通孔内且与对应的第一导电体电气连接；
一覆盖层，该覆盖层是形成于该绝缘层的表面上将该第二导电体覆盖，该覆盖层是形成有数个用于暴露对应的部分第二导电体的导电球形成孔；及
数个导电球，每一个该导电球是形成于一对应的导电球形成孔内与对应的第二导电体电气连接且凸伸到导电球形成孔之外。
21.如权利要求20所述的半导体晶片封装体，其特征在于：更包含数个导电层，每一个该导电层是被形成于一对应的第一导电体上。
22.如权利要求21所述的半导体晶片封装体，其特征在于：每一个该导电层包含一镍层与一金层中的至少一者。
23.如权利要求20所述的半导体晶片封装体，其特征在于：更包含数个导电层，每一个该导电层是被形成于一对应的第二导电体上。
24.如权利要求23所述的半导体晶片封装体，其特征在于：每一个该导电层包含一镍层与一金层中的至少一者。
25.一种半导体晶片封装体，其特征在于：包含：
一晶片，该晶片具有一焊垫安装表面及数个安装于该焊垫安装表面上的焊垫；
数个第一导电体，每一个该第一导电体是形成于该晶片的对应的焊垫上并且是从该对应的焊垫延伸至该晶片的焊垫安装表面上；
一绝缘层，该绝缘层是形成于该晶片的焊垫安装表面上将该第一导电体覆盖，该绝缘层是形成有数个用于暴露对应的部分第一导电体的通孔；
一支承基体，该支承基体具有数个安装于该晶片支承表面上的电路接点，该晶片是被设置于该支承基体的晶片支承表面上；
一封装基体，该封装基体是被设置于该支承基体的晶片支承表面并且具有数个用于暴露该晶片和该支承基体的电路接点的暴露孔；
数个第二导电体，每一个该第二导电体是从该支承基体的一对应的电路接点延伸至该绝缘层的一对应的通孔内与对应的第一导电体电气连接；
一覆盖层，该覆盖层是形成于该封装基体的表面上将该第二导电体覆盖，该覆盖层是形成有数个用于暴露对应的部分第二导电体的导电球形成孔；及
数个导电球，每一个该导电球是形成于每一导电球形成孔内与对应的第二导电体电气连接且凸伸到导电球形成孔之外。
26.如权利要求25所述的半导体晶片封装体，其特征在于：更包含数个导电层，每一个该导电层是被形成于一对应的第一导电体上。
27.如权利要求26所述的半导体晶片封装体，其特征在于：每一个该导电层包含一镍层与一金层中的至少一者。
28.如权利要求25所述的半导体晶片封装体，其特征在于：更包含数个导电层，每一个该导电层是被形成于一对应的第二导电体上。
29.如权利要求28所述的半导体晶片封装体，其特征在于：每一个该导电层包含一镍层与一金层中的至少一者。
30.一种半导体晶片封装体的封装方法，其特征在于：包含如下的步骤：
1、提供一支承基体，该支承基体具有一晶片支承表面及数个安装于该晶片支承表面上的电路接点；
2、于该支承基体的晶片支承表面上形成一绝缘层，该绝缘层具有一用于容置晶片的晶片容置空间及数个用于暴露该支承基体的电路接点的通孔；
3、把一晶片设置于该绝缘层的晶片容置空间，该晶片具有一焊垫安装表面及数个安装于该焊垫安装表面上的焊垫；
4、形成数个导电体，每一个该导电体是从该晶片的一对应的焊垫延伸至该绝缘层的一对应的通孔内与对应的电路接点电气连接；及
5、于该绝缘层的表面上形成一覆盖层将该导电体覆盖。
31.如权利要求30所述的半导体晶片封装体的封装方法，其特征在于：在提供支承基体的步骤1中，该支承基体为一用于液晶显示器的玻璃基体，且该支承基体的晶片支承表面是该玻璃基体的背面。
32.如权利要求30所述的半导体晶片封装体的封装方法，其特征在于：在提供支承基体的步骤1中，该支承基体是一存储器模组板。
33.如权利要求30所述的半导体晶片封装体的封装方法，其特征在于：在提供支承基体的步骤1中，该支承基体是一快闪记忆卡的机板。
34.如权利要求30所述的半导体晶片封装体的封装方法，其特征在于：在形成覆盖层的步骤5中，该覆盖层是形成有数个用于暴露对应的部分导电体的导电球形成孔，且该半导体晶片封装体的封装方法更包含形成数个导电球的步骤，每一个该导电球是被形成于该覆盖层的一对应的导电球形成孔内与对应的导电体电气连接且是凸伸在导电球形成孔之外。
35.如权利要求30所述的半导体晶片封装体的封装方法，其特征在于：在提供支承基体的步骤1中，该支承基体是聚酰亚胺、玻璃、陶瓷或金属材料制成的硬性基体。
36.如权利要求30所述的半导体晶片封装体的封装方法，其特征在于：在形成导电体的步骤4之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的导电体上。
37.如权利要求34所述的半导体晶片封装体的封装方法，其特征在于：在形成导电体的步骤4之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的导电体上。
38.如权利要求37所述的半导体晶片封装体的封装方法，其特征在于：在形成导电层的步骤中，每一个该导电层包含一镍层与一金层中的至少一者。
39.如权利要求30所述的半导体晶片封装体的封装方法，其特征在于：该绝缘层是由感光油墨或任何适合的光刻胶材料形成。
40.一种半导体晶片封装体的封装方法，其特征在于：包含如下步骤：
1、提供一支承基体，该支承基体具有一晶片容置凹室；
2、把一晶片置放于该支承基体的晶片容置凹室，该晶片具有一焊垫安装表面及数个安装于该焊垫安装表面上的焊垫；
3、形成数个导电体，每一个该导电体是从该晶片的一对应的焊垫延伸到该支承基体的表面上的预定的位置；
4、于该支承基体的表面上形成一覆盖层将该导电体覆盖，该覆盖层形成有数个用于暴露对应的部分导电体的导电球形成孔；及
5、数个导电球，每一个该导电球是形成于一对应的导电球形成孔内与一对应的导电体电气连接且凸伸到导电球形成孔之外。
41.如权利要求40所述的半导体晶片封装体的封装方法，其特征在于：在形成导电体的步骤3之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的导电体上。
42.如权利要求41所述的半导体晶片封装体的封装方法，其特征在于：在形成导电层的步骤中，每一个该导电层包含一镍层与一金层中的至少一者。
43.如权利要求40所述的半导体晶片封装体的封装方法，其特征在于：在提供晶片的步骤2中，该晶片是为一中央处理器或晶片组。
44.一种半导体晶片封装体的封装方法，其特征在于：包含如下的步骤：
1、提供一支承基体，该支承基体具有一晶片支承表面及数个形成于该晶片支承表面上的电路接点；
2、于该支承基体的晶片支承表面上形成数个支承导电体，该支承导电体是与对应的电路接点电气连接；
3、把一晶片置放于该支承基体的晶片支承表面上，该晶片具有一焊垫安装表面和数个安装于该焊垫安装表面上的焊垫；
4、形成数个导电体，每一个该导电体是从该晶片的一对应的焊垫延伸到一对应的支承导电体上至少覆盖该对应的支承导电体的一部分；
5、于该支承基体的表面上形成一覆盖层将该导电体覆盖，该覆盖层是形成有数个用于暴露对应的部分导电体及对应的支承导电体的未被导电体覆盖的部分的导电球形成孔；及
6、形成数个导电球，每一个该导电球是形成于一对应的导电球形成孔内与对应的导电体电气连接且凸伸到导电球形成孔之外。
45.如权利要求44所述的半导体晶片封装体的封装方法，其特征在于：在形成导电体的步骤4之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的导电体上。
46.如权利要求45所述的半导体晶片封装体的封装方法，其特征在于：在形成导电层的步骤中，每一个该导电层包含一镍层与一金层中的至少一者。
47.如权利要求44所述的半导体晶片封装体的封装方法，其特征在于：在形成支承导电体的步骤2之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的支承导电体上。
48.如权利要求47所述的半导体晶片封装体的封装方法，其特征在于：在形成导电层的步骤中，每一个该导电层包含一镍层与一金层中的至少一者。
49.一种半导体晶片封装体的封装方法，其特征在于：包含如下的步骤：
1、提供一支承基体，该支承基体具有一晶片支承表面和数个形成于该晶片支承表面上的电路接点；
2、把一第一晶片设置于该支承基体的晶片支承表面上，该第一晶片具有一焊垫安装表面和数个安装于该焊垫安装表面上的焊垫；
3、把一封装基体设置于该支承基体的晶片支承表面上，该封装基体具有数个用于暴露该晶片和该支承基体的电路接点的暴露孔；
4、形成数个第一导电体，每一个该第一导电体是从该第一晶片的一对应的焊垫延伸到该封装基体的一对应的暴露孔内与对应的电路接点电气连接；
5、于该封装基体的表面上形成一绝缘层将该第一导电体覆盖，该绝缘层是形成有数个用于暴露对应的部分第一导电体的通孔；
6、把一第二晶片设置于该绝缘层的表面上，该第二晶片具有一焊垫安装表面和数个安装于该焊垫安装表面上的焊垫；
7、形成数个第二导电体，每一个该第二导电体是从该第二晶片的一对应的焊垫延伸到该绝缘层的一对应的通孔内与对应的第一导电体电气连接；
8、于该绝缘层的表面上形成一覆盖层将该第二导电体覆盖，该覆盖层是形成有数个用于暴露对应的部分第二导电体的导电球形成孔；及
9、形成数个导电球，每一个该导电球是形成于一对应的导电球形成孔内与对应的第二导电体电气连接且凸伸到导电球形成孔之外。
50.如权利要求49所述的半导体晶片封装体的封装方法，其特征在于：在形成第一导电体的步骤4之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的第一导电体上。
51.如权利要求50所述的半导体晶片封装体的封装方法，其特征在于：在形成导电层的步骤中，每一个该导电层包含一镍层与一金层中的至少一者。
52.如权利要求49所述的半导体晶片封装体的封装方法，其特征在于：在形成第二导电体的步骤7之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的第二导电体上。
53.如权利要求52所述的半导体晶片封装体的封装方法，其特征在于：在形成导电层的步骤中，每一个该导电层包含一镍层与一金层中的至少一者。
54.一种半导体晶片封装体的封装方法，其特征在于：包含如下的步骤：
1、提供一晶片，该晶片具有一焊垫安装表面及数个安装于该焊垫安装表面上的焊垫；
2、形成数个第一导电体，每一个该第一导电体是形成于该晶片的对应的焊垫上并且是从该对应的焊垫延伸至该晶片的焊垫安装表面上；
3、于该晶片的焊垫安装表面上形成一绝缘层将该第一导电体覆盖，该绝缘层是形成有数个用于暴露对应的部分第一导电体的通孔；
4、把该晶片设置于一支承基体的晶片支承表面上，该支承基体具有数个安装于该晶片支承表面上的电路接点；
5、把一封装基体设置于该支承基体的晶片支承表面上，该封装基体具有数个用于暴露该晶片和该支承基体的电路接点的暴露孔；
6、形成数个第二导电体，每一个该第二导电体是从该支承基体的一对应的电路接点延伸至该绝缘层的一对应的通孔内与对应的第一导电体电气连接；
7、于该封装基体的表面上形成一覆盖层将该第二导电体覆盖，该覆盖层是形成有数个用于暴露对应的部分第二导电体的导电球形成孔；及
8、形成数个导电球，每一个该导电球是形成于每一导电球形成孔内与对应的第二导电体电气连接且凸伸到导电球形成孔之外。
55.如权利要求54所述的半导体晶片封装体的封装方法，其特征在于：在形成第一导电体的步骤2之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的第一导电体上。
56.如权利要求55所述的半导体晶片封装体的封装方法，其特征在于：在形成导电层的步骤中，每一个该导电层包含一镍层与一金层中的至少一者。
57.如权利要求54所述的半导体晶片封装体的封装方法，其特征在于：在形成第二导电体的步骤6之后，更包含形成数个导电层的步骤，每一个该导电层是被形成于一对应的第二导电体上。
58.如权利要求57所述的半导体晶片封装体的封装方法，其特征在于：在形成导电层的步骤中，每一个该导电层包含一镍层与一金层中的至少一者。
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