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CN100351948C - 半导体存储设备 - Google Patents

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CN100351948C
CN100351948C CNB2003101046254A CN200310104625A CN100351948C CN 100351948 C CN100351948 C CN 100351948C CN B2003101046254 A CNB2003101046254 A CN B2003101046254A CN 200310104625 A CN200310104625 A CN 200310104625A CN 100351948 C CN100351948 C CN 100351948C
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CN
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cell array
signal
timing
semiconductor memory
dummy
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Abstract

一种半导体存储设备，包括：存储单元阵列；解码器单元，用于选择存储单元阵列的字线；第一空单元阵列，其连接到第一空位线，并且沿着字线相对于存储单元阵列位于远离解码器单元的第一位置处；第二空单元阵列，其连接到第二空位线，并且沿着字线相对于存储单元阵列位于远离解码器单元的第二位置处，所述第二位置比所述第一位置距离所述解码器单元更远；定时控制单元，用于确定内部控制信号的激活和抑止。

Description

半导体存储设备
本申请基于并且要求2002年10月29日提出的日本专利申请No.2002-314567的优先权，在此全文引入作为参考。
技术领域
本发明涉及一种使用自定时(self-timed)方法的半导体存储设备。
背景技术
使用自定时方法来确定内部控制信号定时的半导体存储设备已经众所周知。在此存储设备中，根据通过了包含读出电路、空存储单元(dummymemory cell)和选择电路的信号通路的信号而确定内部控制信号的定时，其中选择电路具有与普通存储单元的读出操作相等的负载。
在自定时方法中，利用通过相应空单元的信号，消除半导体存储设备中由于工艺偏差所导致的存储单元的特性差异，而确定内部控制信号的定时。
自定时方法用于确定各种内部控制信号的定时，诸如字线(wordline)选择信号、读出放大器激活(activation)信号(对于具有读出放大器的半导体存储设备的情况)，以及数据锁存激活信号(对于不具有读出放大器的半导体存储设备的情况)。
下面，作为示例，对于不具有读出放大器的半导体存储设备(例如，SRAM)的情况下确定数据锁存激活信号定时的传统方法进行描述。然而，相同的方法也适用于读出放大器激活信号或者其它的信号，以及数据锁存激活信号。
图1显示的是用于生成内部控制信号的传统半导体存储设备的示例结构。图2是一个时序图，解释了在图1的传统半导体存储设备中，确定内部控制信号的定时的方法。
如图1所示，半导体存储设备10包括空单元阵列11、存储单元阵列12、解码器13、I/O(输入/输出)锁存电路14、以及定时控制电路15。例如，半导体存储设备10是不具有读出放大器的SRAM，其使用传统的自定时方法。
在图1的半导体存储设备10中，空单元阵列11相对于存储单元阵列12布置在距离解码器13最远的位置处。在此情况下，按照如下方法确定数据锁存激活信号的定时。
如图1中的箭头所示，定时控制电路15根据经由空单元阵列11中与解码器13选择的字线相连的相应空单元而通过了空位线(dummy bit line)的信号，确定输入给I/O锁存电路14中的相应输出锁存部分的数据锁存激活信号的定时。在相应的输出锁存部分，响应于所确定的激活定时，将存储单元阵列12中相应的存储单元的数据读取出来。
在图2中，(1)显示的是输出到半导体存储设备10的各个电路的时钟信号“CK”的状态；(2)显示的是所选择的字线信号“WL”的状态；(3)显示的是经由相应空单元而通过空位线的信号“stf”的状态；而(4)显示的是输入到相应输出锁存部分的数据锁存激活信号“OUTPUTLATCH ENABLE”的状态。
在此情况下，如图2所示，由相应空单元的信号“stf”的上升沿来确定数据锁存激活信号(OUTPUT LATCH ENABLE的上升沿)的定时。此外，根据空位线中的一组反相器的时间延迟，数据锁存抑止(deactivation)信号(OUTPUT LATCH ENABLE的下降沿)的定时预置为从数据锁存激活信号的定时延迟一个固定的时间间隔。
图3显示的是用于生成内部控制信号的传统半导体存储设备的另外一个示例结构。
如图3所示，半导体存储设备10A包括空单元阵列11A、存储单元阵列12、解码器13、I/O锁存电路14、以及定时控制电路15A。例如，半导体存储设备10A是不具有读出放大器的SRAM，其使用传统的自定时方法。
在图3的半导体存储设备10A中，空单元阵列11A相对于存储单元阵列12布置在距离解码器13最近的位置处。在此情况下，按照如下方式确定数据锁存激活信号的定时。
如图3中的箭头所示，定时控制电路15根据经由空单元阵列11A中与解码器13选择的字线相连的相应空单元而通过了空位线的信号，确定输入给I/O锁存电路14中的相应输出锁存部分的数据锁存激活信号的定时。在相应的输出锁存部分中，响应于所确定的激活定时而开始从存储单元阵列12的相应存储单元中读取数据。
在此情况下，与图1中的示例类似，由相应空单元的信号“stf”的上升沿来确定数据锁存激活信号的定时。此外，根据空位线中的一组反相器的时间延迟，数据锁存抑止信号的定时预置为从数据锁存激活信号的定时延迟一个固定的时间间隔。
另外，日本专利申请公开特开平11-203873号公报中公布了一种半导体存储设备，其中，利用空存储单元模拟读取操作时数据线路中的幅值变化，以生成内部控制信号。日本专利申请公开特开平11-96768号公报中公布了一种半导体存储设备，其中，在接收到字线选择信号之后，向读出放大器输出数据读取信号。
在图1的示例中，相应的空单元相对于存储单元阵列12布置在距离解码器13最远的位置处，相应空单元的输出信号到达定时控制电路15的时间比存储单元阵列4中位于所选择的字线上的所有存储单元的输出信号到达定时控制电路7的时间长。因此，数据锁存激活信号的定时确定所需的定时余量是足够的。
然而，由于信号通过图1中箭头所示的信号路径进行传输，所以确定的数据锁存激活信号定时可能具有过大的定时余量。
在图3的示例中，相应的空单元相对于存储单元阵列12布置在距离解码器13最近的位置处，数据锁存激活信号的定时可以设定为从存储单元阵列12读取数据所需的最小时间。
因此，在图3的示例中，能够进行高速的数据读取。然而，不能说图3示例中的空单元阵列11A的信号通路正确地模拟了实际存储单元的选择信号通路。根据空位线中的一组反相器的时间延迟，数据锁存抑止信号的定时预设为从数据锁存激活信号定时之后延迟一个固定的时间间隔，并且，当逻辑电路的变化与存储单元的特性变化不一致时，数据锁存激活信号的定时确定所需的定时余量就有可能不够。
在图1中的示例中，内部控制信号的定时确定的定时余量是足够的，但是图1中的示例不适合于获得高速的数据读取。此外，在图3中的示例中，有可能进行高速数据读取，但是有可能定时余量不够。
发明内容
本发明的一个目的是提供一种改进的半导体存储设备，其能够解决上述问题。
本发明的另外一个目的是提供一种半导体存储设备，其为内部控制信号的定时确定提供了合适的定时余量，并且能够高速生成内部控制信号，从而解决上述的问题。
通过下面的半导体存储设备，实现了本发明的上述目的。该半导体存储设备包括：存储单元阵列；用于选择存储单元阵列的字线的解码器单元；第一空单元阵列，其连接到第一空位线，并且沿着字线相对于存储单元阵列位于远离解码器单元的第一位置处；第二空单元阵列，其连接到第二空位线，并且沿着字线相对于存储单元阵列位于远离解码器单元的第二位置处，所述第二位置比所述第一位置距离所述解码器单元更近；定时控制单元，用于确定内部控制信号的激活和抑止的定时，其中，定时控制单元根据经由第二空单元阵列中的相应空单元通过第二空位线的第一信号而确定内部控制信号的激活定时，根据经由第一空单元阵列中的相应空单元通过第一空位线的第二信号而确定内部控制信号的抑止定时。
在本发明的半导体存储设备中，第一空单元阵列和第二空单元阵列连接到空位线对上，并且相对于存储单元阵列位于两个不同的位置上，这两个位置在字线的方向上距解码器单元的距离不同。根据来自第二空单元阵列的相应空单元的第一信号而确定内部控制信号的激活定时。根据本发明的半导体存储设备，能够避免传统设备中设置过多定时余量的情况。因此，能够实现高速的数据读取。
此外，根据来自第一空单元阵列的相应空单元的第二信号而确定内部控制信号的抑止定时。因此，本发明的半导体存储设备没有传统设备中出现的定时余量不足的情况。
另外，因为根据来自第一空单元阵列的相应空单元的第二信号而确定内部控制信号的抑止定时，所以即使存储单元阵列的结构有所变化，也可以确定数据锁存抑止的最优定时。
附图说明
通过以下的详细说明，结合附图，可以更清楚地理解本发明的其他目的、特征和优点。
图1显示的是用于生成内部控制信号的传统半导体存储设备的示例结构框图；
图2显示的是用于对图1中传统设备所生成的内部控制信号的定时确定方法进行解释的时序图；
图3显示的是用于生成内部控制信号的传统半导体存储设备的另一个示例结构的框图；
图4显示的是本发明第一实施例的半导体存储设备的框图；
图5显示的是用于对图4中半导体存储设备的内部控制信号的定时确定方法进行解释的时序图；
图6用于解释图4所示半导体存储设备中的空位线和空单元；
图7显示的是图6所示半导体存储设备中的空单元的电路图；
图8是图6所示半导体存储设备中时钟脉冲发生器电路的电路图；
图9显示的是用于对图6的半导体存储设备中的内部控制信号的定时确定方法进行解释的时序图；
图10显示的是本发明第二实施例的半导体存储设备的框图。
具体实施方式
下面，参考附图，对本发明的实施例进行描述。
图4显示的是本发明第一实施例的半导体存储设备的框图，图5显示的是用于对图4中半导体存储设备的内部控制信号的定时确定方法进行解释的时序图。
图4中的半导体存储设备1包括第一空单元阵列2、第二空单元阵列3、存储单元阵列4、解码器单元5、I/O锁存电路6、以及定时控制电路7。例如，该半导体存储设备是不具有读出放大器的SRAM，其使用根据本发明的自定时方法。
第一空单元阵列2连接到空位线对，并且相对于存储单元阵列4布置在距离解码器单元5最远的位置处。第二空单元阵列3连接到空位线对，并且相对于存储单元阵列4布置在距离解码器单元5最近的位置处。
按照如下方式确定本实施例的数据锁存激活信号的定时。
即，定时控制电路7根据经由第二空单元阵列3中与解码器单元5选择的字线相连的相应空单元而通过了空位线的信号，确定输入给I/O锁存电路6中的相应输出锁存部分的数据锁存激活信号的定时。在相应的输出锁存部分中，响应于确定的激活定时而开始从存储单元阵列4中相应的存储单元中读取数据。
按照如下方式确定本实施例的数据锁存抑止信号的定时。
即，定时控制电路7根据经由第一空单元阵列2中与解码器单元5选择的字线相连的相应空单元而通过了空位线的信号，确定输入给I/O锁存电路6中的相应输出锁存部分的数据锁存抑止信号的定时。在相应的输出锁存部分中，响应于确定的抑止定时而结束从存储单元阵列4中相应的存储单元中读取数据。
在图5中，(1)显示的是输出到半导体存储设备1的各个电路的时钟信号“CK”的状态；(2)显示的是所选择的字线信号“WL”的状态；(3)显示的是经由第二空单元阵列3中相应的空单元而通过空位线的信号“stn”的状态；(4)显示的是经由第一空单元阵列2中相应的空单元而通过空位线的信号“stf”的状态；而(5)显示的是输入到I/O锁存电路6的相应输出锁存部分的数据锁存激活信号“OUTPUT LATCH ENABLE”的状态。
在本发明的半导体存储设备1中，如图4所示，第一空单元阵列2和第二空单元阵列3连接到空位线对，并且它们相对于存储单元阵列4布置在两个不同的位置处，这两个位置在字线方向上与解码器单元5的距离不同。
如图5所示，由经由第二空单元阵列3中的相应空单元而通过空位线的信号“stn”的上升沿来确定数据锁存激活信号(OUTPUT LATCH ENABLE的上升沿)的定时，由经由第一空单元阵列2中的相应空单元而通过空位线的信号“stf”的上升沿来确定数据锁存抑止信号(OUTPUT LATCH ENABLE的下降沿)的定时。
在本发明的半导体存储设备1中，根据来自距离解码器单元5最近的第二空单元阵列3中相应空单元的信号“stn”而确定数据锁存激活信号的定时，从而避免了图1的传统示例中的设置过多定时余量的问题。因此，能够实现高速数据读取。
此外，根据来自距离解码器单元5最远的第一单元阵列2中相应空单元的信号“stf而确定数据锁存抑止的定时。第一空单元阵列2中的相应空单元的输出信号到达定时控制电路7的时间比存储单元阵列4中位于所选择的字线上的存储单元的输出信号到达定时控制电路7的时间长。因此，本实施例没有图3的传统示例中定时余量不足的问题。
此外，因为根据布置在最远位置的第一空单元阵列2中的相应空单元的信号“stf”而确定数据锁存抑止信号的定时，所以即使存储单元阵列的结构有所变化，也可以确定数据锁存抑止的最优定时。
图6显示的是图4的半导体存储设备中的空位线和空单元。
如图6所示，第一空单元阵列2连接到空位线对21和22，并且相对于存储单元阵列4布置在距离解码器单元5最远的位置处。第二空单元阵列3连接到空位线对31和32，并且相对于存储单元阵列4布置在距离解码器单元5最近的位置处。
假设解码器51位于所选字线52上的解码器单元5中。此外，第一空单元阵列2的空单元24、第二空单元阵列3的空单元34和存储单元阵列4的存储单元44连接到所选择的字线52。空单元24所连接的空位线21连接到串连的反相器对25和26。反相器35连接到空单元34所连接的空位线31。存储单元44连接到位线对41和42，而位线41和42连接到I/O锁存电路6的输出锁存部分61。
可选择地，可以将图6中的结构进行修改，使得在连接空单元阵列3的空位线31上串连奇数个反相器，在连接空单元阵列2的空位线21上串连偶数个反相器。
定时控制电路7根据经由第二空单元阵列3中的空单元34(空单元34连接到由解码器51所选择的字线52)而通过空位线31并送往定时控制电路7的信号“stn”，确定输入给I/O锁存电路6中的输出锁存部分61的数据锁存激活信号“OUTPUT LATCH ENABLE”的定时。
在输出锁存部分61中，响应于所确定的激活定时而开始从存储单元阵列4的存储单元44中读取数据。将从所选择的字线52上的存储单元44中读取的输出数据“DATA OUT”输出到输出锁存部分61之外。
此外，定时控制电路7根据经由第一空单元阵列2中的空单元24(空单元24连接到由解码器51所选择的字线52)而通过空位线21并送往定时控制电路7的信号“stf”，确定输入给I/O锁存电路6中的输出锁存部分61的数据锁存抑止信号“OUTPUT LATCH ENABLE”的定时。
在输出锁存部分61中，响应于所确定的抑止定时而结束从存储单元阵列4的存储单元44中读取数据。
在本实施例中，图6的定时控制电路7具有时钟脉冲发生器电路(CPG)，并且通过时钟脉冲发生器电路(CPG)而实现定时控制电路7的上述功能，这在下面进行描述。
图7显示的是图6中的半导体存储设备中的空单元24。
如图7所示，空单元24连接到字线52和空位线对21和22。通过将多个与空单元24相同的空单元连接到空位线对21和22，并且沿着空位线21和22排列这些空单元，从而形成第一空单元阵列2。
类似地，与图7的空单元24相同方式布置的空单元34连接到字线和空位线对31和32。通过将多个与空单元34相同的空单元连接到空位线对31和32，并且沿着空位线31和32排列这些空单元，从而形成第二空单元阵列3。
图8显示的是图6的半导体存储设备的定时控制电路7中的时钟脉冲发生器电路(CPG)71。
如图8所示，时钟脉冲发生器电路71包括一组反相器72、晶体管73、晶体管74、晶体管75、反相器76、NAND电路77和反相器78。来自第一空单元阵列2的信号“stf”供应到晶体管73的栅极。时钟信号“CK”供应到晶体管74的栅极。反相器序列72中的最后级反相器的输出端连接到晶体管75的栅极。反相器76的输入端连接到晶体管73和晶体管74的连接点。来自第二空单元阵列3的信号“stn”供应至NAND电路77的一个输入端，反相器76的输出端连接至器另一个输入端。NAND电路77的输出端连接至反相器78的输入端。
在图6的半导体存储设备中，上述的时钟脉冲发生器电路71从空单元阵列2和3接收输入信号“stf”和“stn”，并且作为反相器78的输出向输出锁存部分61输出数据锁存激活信号“OUTPUT LATCH ENABLE”。
图9是一个时序图，用于解释图6所示半导体存储设备中的内部控制信号定时确定方法。
在图9中，(1)显示的是输出到半导体存储设备1的各个电路的时钟信号“CK”的状态；(2)显示的是所选择的字线信号“WL”的状态；(3)显示的是从第二空单元阵列3的空单元34发送到空位线31的信号“dbln”的状态；(4)显示的是经由第二空单元阵列3的空单元34而通过空位线31并从反相器35输出到CPG 71的信号“stn”的状态；(5)显示的是从存储单元阵列4的存储单元44发送到位线41的数据信号“bl”的状态；(6)显示的是从第一空单元阵列2的空单元24发送到空位线21的信号“dblf”的状态；(7)显示的是经由第一空单元阵列2的空单元24而通过空位线21并从反相器25和26输出到CPG 71的信号“stf”的状态；(8)显示的是从CPG 71输入到I/O锁存电路6的输出锁存部分61的数据锁存激活信号“OUTPUT LATCH ENABLE”的状态。
如图9所示，当在时钟脉冲发生器电路(CPG)71处接收到信号“stn”时，CPG 71通过信号“stn”的上升沿而确定信号OUTPUT LATCH ENABLE的上升沿，然后，当在CPG 71处接收到信号“stf”时，CPG 71通过信号“stf”的上升沿而确定信号OUTPUT LATCH ENABLE的下降沿。
下面，参考图10，对本发明的第二实施例的半导体存储设备进行描述。
图10显示的是第二实施例的半导体存储设备。在图10中，使用相同的标号来表示与图4中的对应单元相同的单元，从而省略了对其的描述。
图10的半导体存储设备1A包括第一空单元阵列2A、第二空单元阵列3、存储单元阵列4、解码器单元5、I/O锁存电路6和定时控制电路7A。例如，半导体存储设备1A为不具有读出放大器的SRAM，其使用根据本发明的自定时方法。
第一空单元阵列2A连接到空位线对，并且相对于存储单元阵列4布置在存储单元阵列的中央位置处。第二空单元阵列3连接到空位线对，并且相对于存储单元阵列4布置在距离解码器单元5最近的位置处。除了第一空单元阵列2A和定时控制电路7A之外，本实施例的半导体存储设备1A与图6所示的实施例中的半导体存储设备1配置相同。
按照下面的方式，确定本实施例的数据锁存激活信号的定时。
即，定时控制电路7A根据经由第二空单元阵列3中与解码器单元5选择的字线相连的相应空单元而通过空位线的信号，确定输入给I/O锁存电路6中的相应输出锁存部分的数据锁存激活信号的定时。在相应的输出锁存部分中，响应于所确定的激活定时而开始从存储单元阵列4的相应存储单元中读取数据。
按照下面的方式，确定本实施例的数据锁存抑止信号的定时。
即，定时控制电路7A根据经由第一空单元阵列2A中与解码器单元5选择的字线相连的相应空单元而通过空位线的信号，确定输入给I/O锁存电路6中的相应输出锁存部分的数据锁存抑止信号的定时。在相应的输出锁存部分中，响应于所确定的抑止定时而停止从存储单元阵列4的相应存储单元中读取数据。
在图10的实施例中，第一空单元阵列2A布置在存储单元阵列4的中央位置处。如图10中的箭头所示，第一空单元阵列2A的相应空单元的输出信号通过这样一个信号通路向前和向后传输：在字线方向上，该信号通路的长度是I/O锁存电路6的全部I/O块的长度的一半。相应空单元的输出信号到达定时控制电路7A的时刻比距离解码器单元5最远的存储单元阵列4的相应存储单元的输出信号到达定时控制电路7A的时刻要晚。
因此，对于这种位置的第一空单元阵列2A也可以提供充足的定时余量。然而，将第一空单元阵列2A布置在存储单元阵列4的正中央位置不是必需的。如果将第一空单元阵列2A布置在距离解码器单元5较远的位置处，则可以获得较大的定时余量。
在上述的实施例中，对于不具有读出放大器的半导体存储设备(SRAM等等)的情况，对数据锁存激活信号的定时确定方法进行了解释。然而，对于具有读出放大器的半导体存储设备，本发明也适用于读出放大器激活信号或者其它的内部控制信号。
本发明不局限于上述的实施例，在不偏离本发明范围的情况下，可以进行各种变化和修改。

Claims (12)

1、一种半导体存储设备，该半导体存储设备包括：
存储单元阵列；
解码器单元，用于选择存储单元阵列的字线；
第一空单元阵列，其连接到第一空位线，并且沿着字线相对于存储单元阵列位于远离解码器单元的第一位置处；
第二空单元阵列，其连接到第二空位线，并且沿着字线相对于存储单元阵列位于远离解码器单元的第二位置处，所述第二位置比所述第一位置距离所述解码器单元更近；
定时控制单元，用于确定内部控制信号的激活和抑止，其中，定时控制单元根据经由第二空单元阵列的相应空单元而通过第二空位线的第一信号而确定内部控制信号的激活定时，根据经由第一空单元阵列的相应空单元而通过第一空位线的第二信号而确定内部控制信号的抑止定时。
2、根据权利要求1的半导体存储设备，其中，所述第二空单元阵列位于距离所述解码器单元最近的位置处，而所述第一空单元阵列位于距离所述解码器单元最远的位置处。
3、根据权利要求2的半导体存储设备，其中，所述定时控制单元根据所述第二空单元阵列的相应空单元的输出信号，确定输入到I/O锁存电路的相应输出锁存部分中的数据锁存信号的激活定时。
4、根据权利要求2的半导体存储设备，其中，所述定时控制单元根据所述第一空单元阵列的相应空单元的输出信号，确定输入到I/O锁存电路的相应输出锁存部分中的数据锁存信号的抑止定时。
5、根据权利要求1的半导体存储设备，其中，所述的半导体存储设备是没有读出放大器的SRAM。
6、根据权利要求1的半导体存储设备，其中，所述第一空单元阵列的位置包括所述存储单元阵列的中央位置。
7、根据权利要求6的半导体存储设备，其中，所述定时控制单元根据所述第二空单元阵列的相应空单元的输出信号，确定输入到I/O锁存电路的相应输出锁存部分中的数据锁存信号的激活定时。
8、根据权利要求6的半导体存储设备，其中，所述定时控制单元根据所述第一空单元阵列的相应空单元的输出信号，确定输入到I/O锁存电路的相应输出锁存部分中的数据锁存信号的抑止定时。
9、根据权利要求2的半导体存储设备，还包括在连接所述第二空单元阵列的所述第二空位线上串联的奇数个反相器，和在连接所述第一空单元阵列的所述第一空位线上串联的偶数个反相器。
10、根据权利要求6的半导体存储设备，还包括在连接所述第二空单元阵列的所述第二空位线上串联的奇数个反相器，和在连接所述第一空单元阵列的所述第一空位线上串联的偶数个反相器。
11、根据权利要求1的半导体存储设备，其中，所述的内部控制信号供应至I/O锁存电路，而所述定时控制单元确定输入到所述I/O锁存电路的数据锁存信号的激活和抑止定时。
12、根据权利要求1的半导体存储设备，其中，所述的内部控制信号供应至读出放大器，而所述的定时控制单元确定输入到所述读出放大器的读出放大器激活信号的激活和抑止定时。
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