CA2466666A1 - Distributed architecture control system for static power inverters - Google Patents
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Abstract
Description
Système de commande à architecture distribuée pour convertisseurs statipues de puissance L'invention concerne les systèmes de commande pour convertisseurs statiques de puissance ayant une pluralité de composants semi-conducteurs de s puissance du type MOSFET, IGBT, IGCT, transitor bipolaire, GTO, ETO, thyristor, ...etc. Ce type de convertisseur est utilisé par exemple pour transformer un courânt alternatif en courant continu à l'entrée d'un câble de transport électrique sous marin. Un tel convertisseur est décrit notammment dans le document US-6288921. II peut comporter un très grand nombre de composants Zo de puissance fonctionnant comme des interrupteurs qui sont commutés de manière simultanée et de manière cyclique à une certaine fréquence de commutation dépendant de l'application. Le système de commande élabore à
chaque cycle de commutation la pluralité de signaux de commutation qui sont appliqués de manière simultanée sur la borne d'entrée des composants de 15 puissance. Chaque signal de commutation a une forme binaire du type O/N
pôur ouvrir (allumer) ou fermer (éteindre) le composant de puissance.
L'invention concerne plus particulièrement un système de commande numérique à architecture distribuée comprenant des modules de commandë
connectés à la borne d'entrée des composants de puissance et communiquant à Distributed architecture control system for converters power statipues The invention relates to control systems for converters power statics having a plurality of semiconductor components of s power of the MOSFET, IGBT, IGCT, bipolar transitor, GTO, ETO type, thyristor, ... etc. This type of converter is used for example for transform an alternating current in direct current at the entry of a transport cable electric submarine. Such a converter is described in particular in the document US-6288921. II can include a very large number of components Power Zo operating as switches which are switched from simultaneously and cyclically at a certain frequency of switching depending on the application. The control system works out each switching cycle the plurality of switching signals which are applied simultaneously to the input terminal of the components of 15 power. Each switching signal has a binary form of the O / N type.
for open (turn on) or close (turn off) the power component.
The invention relates more particularly to a control system digital distributed architecture including control modules connected to the input terminal of the power components and communicating to
2 o distance avec un processeur maître par l'intermédiaire d'un réseau de communication temps réel à liaison de communication série. Un tel système de commande numérique à architecture distribuée est décrit dans le document IEEE
PESC, Galway, Ireland, June 2000, pages 113 à 118 intitulé « A New Control Architecture For Distributed Power Electronics Systems ». Une architecture 2 5 distribuée offre des avantages considérables en termes de modularité, de flexibilité et de fonctionnalité du système de commande en comparaison avec une architecture centralisée. En particulier, le réseau de communication temps réel peut être utilisé pour transférer vers le processeur maître des informations extraites des composants de puissance comme des mesures de courant, de 2 o distance with a master processor via a network of real-time communication via serial communication link. Such a system of distributed architecture digital control is described in the document IEEE
CFSP, Galway, Ireland, June 2000, pages 113 to 118 entitled "A New Control Architecture For Distributed Power Electronics Systems ”. An architecture 2 5 distributed offers considerable advantages in terms of modularity, flexibility and functionality of the control system compared to centralized architecture. In particular, the time communication network can be used to transfer data to the master processor news extracted from power components like current measurements,
3 o tension d'entrée et de sortie, de température, ...etc, ces composants de puissance faisant partie du même convertisseur de puissance ou de convertisseurs de puissance différents. Toutefois, une liaison de communication série comme un bus, engendre des écarts de temps de propagation des trames réseau entre le processeur maître et les modules de commande. Ces derniers 3 5 doivent donc ëtre synchronisés pour compenser les écarts de temps de propagation de telle manière à produire de manière simultanée les signaux de commutation à partir d'un ordre général de commutation provenant du processeur maître qui pilote l'application.
Dans le document IEEE PESC, le réseau de communication temps réel a une structure en anneau constituée par un chaînage de fibres optiques et il en résulte que le système de commande est peu tolérant aux fautes. En effet, un défaut de fonctionnement dans un des modules connectés à l'anneau en fibre optique peut bloquer complètement la communication entre le processeur maître et les autres modules, le T optique n'existant pas. II peut en résulter une indisponibilité
complète du système de commande et donc l'arrét du fonctionnement du s o convertisseur statique de puissance.
Le but de l'invention est de remédier à cet inconvénient et à cet effet, l'objet de l'invention est un système de commande à architecture distribuée pour convertisseurs statiques de puissance ayant une pluralité de composants de puissance, comprenant des modules de commande connectés à la borne 15 d'entrée des composants de puissance et communiquant à distance avec un processeur maître par l'intermédiaire d'un réseau de communication temps réel à
liaison de communication série, caractérisé. en ce que la liaison de communication série est un bus conducteur et en ce que chaque module de commande est subdivisé en un sous-module dit de haut niveau connecté au bus 2 o et au moins un sous-module dit de bas niveau connecté à la borne d'entrée d'un composant de puissance et relié au sous-module de haut niveau par l'intermédiaire d'une liaison de communication constituant une barrière d'isolation électrique. Avec un bus conducteur du type bus cuivre, une trame réseau envoyée par le processeur maître est diffusée physiquement vers l'ensemble des 2 s modules et non pas seulement propagée de module en module comme c'est le cas avec un anneau en fibre optique. II en résulte qu'un défaut de fonctionnement d'un des modules n'engendre pas nécessairement l'arrêt du système de commande qui peut être reconfiguré en fonction de la panne. Par ailleurs, les liaisons de communication entre les sous-modules de haut niveau et 3 o de bas niveau peuvent être des liaisons à fibres optiques pour servir de barrière d'isolation électrique entre les composants de puissance eux-mêmes et entre la partie puissance et la partie commande de sorte que le bus conducteur n'a donc pas besoin d'un isolement particulier. Le bus cuivre peut étre une paire de fils torsadés en cuivre constituant la structure d'un réseau de terrain fonctionnant selon un protocole standard de communication déterministe comme le protocole WorIdFIP. Cette structure du réseau de communication apporte également l'avantage que les interfaces de communication sur le bus cuivre sont peu coûteuses en comparaison avec des interfaces de communication sur un anneau à fibre optique. Le système de commande comprend bien des interfaces de communication sur fibre optique dans les sous-modules de haut et de bas niveau mais celles-ci n'ont pas besoin d'être très sophistiquées, le débit de transmission sur ces fibres optiques restant très inférieur à celui sur le bus cuivre.
D'autres caractéristiques et avantages du système de commande selon l'invention apparaîtront à la lecture de la description qui suit d'un exemple de réalisation illustré par les dessins.
lo La figure 1 est une représentation très schématique de l'architecture distribuée du système de commande selon l'invention.
La figure 2 est une représentation très schématique d'une variante de l'architecture distribuée du système de commande selon l'invention.
La figure 3 représente schématiquement le format d'une première trame 15 réseau utilisée par le protocole de communication réseau.
La figure 4 représente schématiquement le format d'une seconde trame réseau utilisée par le protocole de communication réseau.
La figure 5 représente schématiquement le format d'une troisième trame réseau utilisée par le protocole de communication réseau.
2 o La figure 6 représente schématiquement le format d'une quatrième trame réseau utilisée par le protocole de communication réseau.
La figure 7 illustre schématiquement un échange de trames réseau entre le processeur maître et les modules de commande lors d'une phase de calibration des sous-modules de haut niveau.
La figure 8 illustre schématiquement un échange de trames réseau entre le processeur maitre et les modules de commande lors d'une phase de synchronisation des sous-modules de haut niveau et de commutation des composants de puissance.
La figure 9 est un organigramme illustrant le fonctionnement du processeur 3 o maïtre.
La figure 10 est un organigramme illustrant le fonctionnement d'un sous-module de haut niveau.
Les figures 1 et 2 montrent quelques composants de puissance 11,12,Im,ln faisant partie d'un convertisseur statique de moyenne ou haute puissance. II
faut 35 bien comprendre qu'un tel convertisseur peut comprendre plusieurs centaines de composants de puissance. Par exemple, un convertisseur très haute puissance 3 o input and output voltage, temperature, ... etc, these components of power that is part of the same power converter or different power converters. However, a binding of communication serial like a bus, generates frame propagation time differences network between the master processor and the control modules. These latter 3 5 must therefore be synchronized to compensate for time differences propagation in such a way as to simultaneously produce the signals of switching from a general switching order from the master processor that controls the application.
In the IEEE PESC document, the real-time communication network has a ring structure made up of a chain of optical fibers and results that the control system has little fault tolerance. Indeed, a defect in operation in one of the modules connected to the fiber optic ring can completely block communication between the master processor and others modules, the optical T does not exist. It may result in unavailability control system and therefore stopping operation of the n / a static power converter.
The object of the invention is to remedy this drawback and to this end, subject of the invention is a distributed architecture control system for static power converters having a plurality of components of power, including control modules connected to the terminal 15 input of power components and communicating remotely with a master processor via a real-time communication network at serial communication link, characterized. in that the binding of serial communication is a conductive bus and in that each module command is subdivided into a so-called high-level sub-module connected to the bus 2 o and at least one so-called low level sub-module connected to the input terminal a power component and connected to the high level submodule by via a communication link constituting a barrier insulation electric. With a conductive bus of the copper bus type, a network frame sent by the master processor is physically broadcast to all 2 s modules and not only propagated from module to module as is the case with a fiber optic ring. As a result, a defect in one of the modules does not necessarily stop the control system which can be reconfigured according to the fault. Through elsewhere, the communication links between the high-level sub-modules and 3 o low level can be fiber optic links to serve as fence of electrical insulation between the power components themselves and between the power part and the control part so that the conductive bus does no need for special isolation. The copper bus can be a pair of son twisted copper constituting the structure of a field network working according to a standard deterministic communication protocol like the protocol WorIdFIP. This structure of the communication network also brings the advantage that the communication interfaces on the copper bus are few expensive compared to communication interfaces on a ring fiber optic. The control system includes many interfaces fiber optic communication in high and low level sub-modules but these don't need to be very sophisticated, the flow of transmission on these optical fibers remaining much lower than that on the copper bus.
Other features and advantages of the control system according to the invention will appear on reading the following description of an example of realization illustrated by the drawings.
lo Figure 1 is a very schematic representation of the architecture distributed of the control system according to the invention.
Figure 2 is a very schematic representation of a variant of the distributed architecture of the control system according to the invention.
FIG. 3 schematically represents the format of a first frame 15 network used by the network communication protocol.
Figure 4 schematically shows the format of a second frame network used by the network communication protocol.
FIG. 5 schematically represents the format of a third frame network used by the network communication protocol.
2 o Figure 6 schematically represents the format of a fourth frame network used by the network communication protocol.
FIG. 7 schematically illustrates an exchange of network frames between the master processor and control modules during a calibration phase high-level sub-modules.
FIG. 8 schematically illustrates an exchange of network frames between the master processor and control modules during a phase of synchronization of high-level submodules and switching of power components.
Figure 9 is a flowchart illustrating the operation of the processor 3 o master.
FIG. 10 is a flowchart illustrating the operation of a sub-high level module.
Figures 1 and 2 show some power components 11,12, Im, ln being part of a medium or high power static converter. II
should 35 understand that such a converter can include several hundred of power components. For example, a very high power converter
4 correspondant à une tension de 200 kV peut comprendre 1200 composants de puissance, de 2 kV chacun.
Le système de commande numérique selon l'invention a une architecture distribuée et comprend un certain nombre de modules de commande S~, S2, Sn qui sont connectés à la borne d'entrée (gachette d'allumage) des composants de puissance semi-conducteurs 11,12,Im,ln et qui communiquent à distance avec un processeur maïtre UC par l'intermédiaire d'un réseau de communication temps réel standard du type réseau de terrain dont la structure est une liaison de communication série sous la forme d'un bus conducteur 1. Le processeur maître Zo UC qui dispose de l'arbitre de bus pilote l'application tandis que les modules de commande se comportent en esclaves. Sur les figures 1 et 2, la référence 2 désigne les interfaces de communication réseau qui sont incluses dans le processeur maïtre et dans les modules de commande. Le protocole de communication utilisé par le réseau de terrain est un protocole déterministe, par exemple WorIdFIP, et l'arbitre de bus dans le processeur maître a un cycle de fonctionnement qui est calé sur la fréquence de commutation des composants de puissance du convertisseur. Généralement la fréquence de commutation est de quelques centaines de hertz à quelques kilohertz, par exemple entre 1 et 20 kHz.
2 o Le bus conducteur 1 peut ëtre un bus cuivre constitué par une paire de fils torsadés en cuivre. Ce type de bus réseau est bon marché et convient bien pour la topologie des convertisseurs statiques très haute puissance où le processeur maître peut être éloigné des composants de puissance d'une distance supérieure à une centaine de mètres. Le bus cuivre contribue à la fiabilité de fonctionnement du réseau par exemple en cas de dysfonctionnement d'une interface de communication réseau 2 dans un des modules de commande et à la disponibilité du système de commande.
Comme visible sur les figures 1 et 2, chaque module de commande est subdivisé en un sous-module dit de haut niveau tel que HLM, HL2, HL"
3 o comprenant une interface de communication réseau 2 pour ëtre connecté au bus cuivre 1 et un ou plusieurs sous-modules dit de bas niveau tels que LL~, LL2, LL3,LL" . Chaque sous-module de bas niveau comporte une alimentation électrique 5 isolée et intégre outre la fonction de génération d'un signal de commutation pour la borne d'entrée d'un composant de puissance, des fonctions d'extraction d'informations dans le composant de puissance concernant le courant, la tension, la température, ...etc. Chaque sous-module de bas niveau est connecté à un sous-module de haut niveau par l'intermédiaire d'une liaison de communication 3 formant barrière d'isolation électrique, cette liaison de communication 3 pouvant étre par exemple une liaison à fibre optique. Sur les figures 1 et 2, la référence 4 désigne les interfaces de communication sur fibre 4 corresponding to a voltage of 200 kV can include 1200 components of power, 2 kV each.
The digital control system according to the invention has an architecture distributed and includes a number of control modules S ~, S2, Sn which are connected to the input terminal (ignition trigger) of the components of semiconductor power 11.12, Im, ln and which communicate remotely with a CPU master processor via a time communication network real standard of the field network type whose structure is a link of serial communication in the form of a conductive bus 1. The master processor Zo UC which has the bus arbitrator pilot the application while the modules command behave like slaves. In Figures 1 and 2, reference 2 designates the network communication interfaces that are included in the master processor and in control modules. The protocol communication used by the field network is a deterministic protocol, through example WorIdFIP, and the bus arbiter in the master processor has a cycle of operation which is based on the switching frequency of the components converter power. Generally the switching frequency is from a few hundred hertz to a few kilohertz, for example between 1 and 20 kHz.
2 o The conductive bus 1 can be a copper bus constituted by a pair of son twisted copper. This type of network bus is inexpensive and well suited for the topology of very high power static converters where the processor master can be moved away from power components by distance greater than a hundred meters. The copper bus contributes to the reliability of network operation for example in the event of a malfunction of a network communication interface 2 in one of the control modules and at the availability of the control system.
As shown in Figures 1 and 2, each control module is subdivided into a so-called high-level sub-module such as HLM, HL2, HL "
3 o comprising a network communication interface 2 to be connected to the bus copper 1 and one or more so-called low level sub-modules such as LL ~, LL2, LL3, LL ". Each low level submodule has a power supply electric 5 isolated and integrates in addition to the function of generating a signal switching for the input terminal of a power component, functions information extraction in the power component concerning the current, voltage, temperature, ... etc. Each low level submodule is connected to a high level submodule via a link communication 3 forming an electrical insulation barrier, this connection communication 3 can for example be a fiber optic link. On the Figures 1 and 2, reference 4 designates the communication interfaces on fiber
5 optique qui sont incluses dans les sous-modules de haut niveau et de bas niveau. Dans le système de commande selon l'invention à deux niveaux de communication, la liaison de communication série 1 à haut débit n'a pas besoin d'étre isolée car ce sont les liaisons de communication à fibre optique 3 qui constituent la barrière d'isolation électrique BI. Ces liaisons de communication à
lo fibre optique 3 ont une même longueur pour ne pas créer de retard de propagation des données provenant du processeur maître. La bande passante des liaisons de communication à fibre optique 3 peut être relativement faible car d'une part, les informations qui sont extraites des composants de puissance par les sous-modules de bas niveau n'ont généralement pas à étre transmises vers le processeur maître dans des temps critiques, et d'autre part, l'ordre général de commutation produit cycliquement par le processeur maître arrive dans les sous modules de bas niveau à une fréquence relativement basse qui est la fréquence de commutation. II en résulte que les liaisons de communication 3 peuvent étre réalisées avec des fibres optiques en une matière plastique facile à
travailler, 2 0 légère et bon marché.
Avec cette architecture distribuée, les sous-modules de haut niveau sont libérés des tâches de bas niveau sur les circuits de puissance des composants de puissance et le haut niveau logique de l'application peut étre distribué
sur le processeur maître et les sous-modules de haut niveau de manière flexible et reconfigurable par programme.
Sur la figure 1, chaque module de commande est constitué d'un sous-module de haut niveau et d'un sous-module de bas niveau. Le composant de puissance connecté au sous-module de bas niveau peut correspondre à une série de composants de puissance fonctionnant en commutation de manière identique, 3 o c'est-à-dire recevant tous le méme signal de commutation.
Sur la figure 2, chaque module de commande est constitué d'un sous-module de haut niveau et de deux sous-modules de bas niveau. Avec cette construction, il est possible, à partir d'un sous-module de haut niveau, d'actionner de manière complémentaire deux composants de puissance (ou deux séries de composants 3 5 de puissance) à travers des liaisons de communication à fibre optique 3 séparées ce qui permet d'augmenter simplement et facilement la capacité de 5 optics that are included in the high level and low submodules level. In the control system according to the invention at two levels of communication, high speed serial communication link 1 does not need to be isolated because these are the fiber optic communication links 3 which constitute the BI electrical insulation barrier. These links of communication to the optical fiber 3 have the same length so as not to create a delay propagation of data from the master processor. Bandwidth fiber optic communication links 3 can be relatively weak because on the one hand, the information that is extracted from the power components through low-level submodules generally do not have to be passed to the master processor in critical times, and secondly, the order general of switching produced cyclically by the master processor arrives in the sub low level modules at a relatively low frequency which is the frequency of commutation. As a result, the communication links 3 can be made with optical fibers of a plastic material easy to to work, Light and inexpensive.
With this distributed architecture, high-level sub-modules are released from low-level tasks on component power circuits power and the high logic level of the application can be distributed on the master processor and high-level submodules flexibly and reconfigurable by program.
In Figure 1, each control module consists of a submodule high level and a low level sub-module. The power component connected to the low-level submodule can correspond to a series of power components operating in identical switching mode, 3 o, that is to say all receiving the same switching signal.
In Figure 2, each control module consists of a submodule high level and two low level sub-modules. With this construction, it is possible, from a high-level submodule, to activate way complementary two power components (or two series of components 3 5 power) through fiber optic communication links 3 separate which allows you to simply and easily increase the capacity of
6 pilotage du système de commande avec un nombre limité de sous-modules de haut niveau.
La structure en bus du réseau de communication induit des écarts de temps de propagation des trames réseau du processeur maître vers les sous-modules de haut niveau. Plus particulièrement, une trame réseau envoyée sur le bus 1 par le processeur maître sera reçue à des instants différents par les sous modules de haut niveau. II en résulte que ces écarts de temps de propagation doivent étre compensés de manière à assurer un fonctionnement synchrone des sous-modules de haut niveau lors de la phase de commutation des composants i o de puissance.
L'utilisation d'un protocole de communication standard déterministe tel que WorIdFIP apporte l'avantage de pouvoir utiliser des mécanismes réseau permettant la détection automatique des abonnés sur le réseau et une localisation des abonnés sur le réseau. La synchronisation des sous-modules de haut niveau pendant la phase de commutation des composants de puissance est précédée d'une phase de calibration réalisée de manière automatique par le processeur maître en utilisant les mécanismes réseau WorIdFIP.
Le calibrage des sous-modules de haut niveau consiste, par emission et réception de trames réseau depuis le processeur maître, à mesurer 2 o automatiquement le temps de propagation aller et retour d'une trame réseau et le temps de retournement de chaque sous-module de haut niveau de manière à
déterminer par calcul dans le processeur maître une durée de synchronisation à
appliquer dans chaque sous-module de haut niveau pour le faire fonctionner de manière synchrone avec les autres sous-modules de haut nivèau.
2s Les figures 3 à 6 montrent schématiquerment le format de trames réseau qui sont utilisées dans la phase de calibration et dans la phase de synchronisation et de commutation.
La trame réseau TI montrée sur la figure 3 est une trame d'autorisation d'émission utilisée pour faire produire une donnée par un abonné. La donnée est 3 o identifiée par un mot ID transporté dans la trame réseau TI qui est produite par l'arbitre de bus exclusivement.
La trame réseau TC montrée sur la figure 4 est une trame transportant la commande utilisée dans la phase de synchronisation et de commutation. Elle contient des mots de données DATA qui sont des données de synchronisation et 35 de commutation quand elle est produite par l'arbitre de bus. 6 control of the control system with a limited number of sub-modules of high level.
The bus structure of the communication network induces time differences propagation of network frames from the master processor to the submodules high level. More specifically, a network frame sent on bus 1 by the master processor will be received at different times by the sub high level modules. As a result, these propagation time differences must be compensated so as to ensure synchronous operation of the high level submodules during the component switching phase io of power.
The use of a standard deterministic communication protocol such as WorIdFIP brings the advantage of being able to use network mechanisms allowing automatic detection of subscribers on the network and location of subscribers on the network. The synchronization of the sub-modules of high level during the switching phase of the power components is preceded by a calibration phase carried out automatically by the master processor using WorIdFIP network mechanisms.
The calibration of high level sub-modules consists, by emission and reception of network frames from the master processor, to be measured 2 o automatically the round trip propagation time of a network frame and the turnaround time of each high level submodule so that determine by calculation in the master processor a synchronization time at apply in each high level submodule to make it work from synchronously with the other high-level sub-modules.
2s Figures 3 to 6 show schematically the format of network frames which are used in the calibration phase and in the synchronization and of commutation.
The TI network frame shown in Figure 3 is an authorization frame program used to produce data by a subscriber. The data East 3 o identified by a word ID carried in the IT network frame which is produced by the bus arbiter exclusively.
The network frame TC shown in FIG. 4 is a frame transporting the command used in the synchronization and switching phase. She contains DATA data words which are synchronization data and 35 switching when produced by the bus arbiter.
7 La trame réseau TP montrée sur la figure 5 est une trame utilisée dans la phase de calibration pour le calcul des durées de synchronisation. Elle contient un mot de données STATUS retourné par un abonné pour permettre son identification et sa localisation.
La trame réseau TM montrée sur la figure 6 est une trame utilisée dans la phase de synchronisation et de commutation. Elle transporte un mot de données MES contenant une mesure produite à chaque cycle de commutation par les abonnés à tour de rôle.
Toutes les trames réseau TI,TC,TP,TM comportent un mot de début de trame Zo DTR et un mot de fin de trame FTR. Dans le protocole standard WorIdFIP, la trame réseau TI est une trame du type « IDDAT » et les trames réseau TC,TM,TP sont des trames du type « RPDAT ». Dans un système de commande comprenant 32 sous-modules de haut niveau, les trames réseau TI,TM,TP
peuvent avoir une longueur de 8 octets et la trame réseau TC peut avoir une longueur de 136 octets avec 4 octets réservés pour chaque sous-module de haut niveau.
La figure 7 illustre le déroulement de la phase de calibration des sous-modules de haut niveau. Le processeur maître UC envoie sur le bus 1 une succession de trames réseau TI qui identifient chacune dans le mot ID
l'adresse 2 0 logique d'un sous-module de haut niveau particulier. Chaque sous-module de haut niveau, en réponse à la réception d'une trame réseau TI contenant un mot ID correspondant à l'adresse logique du sous-module dans le réseau, renvoie sur le bus 1 une trame réseau TP. Sur la figure 7, on a représenté 3 séquences d'émission réception de trames TI et TP respectivement pour les 3 sous-modules de haut niveau HL~,HL~ et HL".
Les temps de réponse ~T~, OT2, OTn comme expliqué plus loin, respectivement des sous-modules de haut niveau, peuvent étre déterminés avec une grande précision par le processeur maître UC par déclenchement d'un compteur de temps à l'émission du mot de fin de trame FTR de la trame réseau 3 o TI et par arrêt du compteur de temps à la réception du mot de début de trame DTR de la trame réseau TP. A chaque séquence de la phase de calibration, le compteur de temps dans le processeur maître comptabilise le temps de propagation de la trame réseau TI du processeur maître jusqu'à un sous-module de haut niveau, le temps de retournement dans le sous-module de haut niveau et le temps de propagation de la trame réseau TP du sous-module de haut niveau jusqu'au processeur maître. Le cumul des temps de propagation des trames TI
WO 03/043167 The network frame TP shown in FIG. 5 is a frame used in the calibration phase for calculating synchronization times. She contains a STATUS data word returned by a subscriber to allow its identification and its location.
The network frame TM shown in FIG. 6 is a frame used in the synchronization and switching phase. It carries a data word MES containing a measurement produced at each switching cycle by the subscribers in turn.
All TI, TC, TP, TM network frames have a frame start word Zo DTR and an FTR end-of-frame word. In the standard WorIdFIP protocol, the TI network frame is an "IDDAT" type frame and network frames TC, TM, TP are frames of the “RPDAT” type. In a control system including 32 high-level submodules, TI, TM, TP network frames can be 8 bytes long and the TC network frame can be length of 136 bytes with 4 bytes reserved for each high submodule level.
Figure 7 illustrates the progress of the calibration phase of the high level modules. The master processor UC sends on bus 1 a succession of TI network frames which each identify in the word ID
address 2 0 logic of a particular high level submodule. Each sub-module of high level, in response to receiving a TI network frame containing a word ID corresponding to the logical address of the submodule in the network, returns sure bus 1 a TP network frame. In FIG. 7, 3 sequences have been represented transmission and reception of TI and TP frames respectively for the 3 sub-modules high level HL ~, HL ~ and HL ".
Response times ~ T ~, OT2, OTn as explained below, respectively high level submodules, can be determined with high accuracy by the master processor UC by triggering a time counter at the end of frame FTR of the network frame 3 o TI and by stopping the time counter upon receipt of the start word of weft DTR of the TP network frame. At each sequence of the calibration phase, the time counter in the master processor records the time of propagation of the IT network frame from the master processor to a submodule high level, the turnaround time in the high level submodule and the propagation time of the TP network frame of the high-level submodule to the master processor. The cumulative propagation times of TI frames WO 03/04316
8 PCT/FR02/03925 et TP et du temps de retournement pour un sous-module de haut niveau est appelé temps de réponse du sous-module de haut niveau. Une détection très précise de l'instant d'émission et de réception des mots de début et de fin de trame DTR et FTR dans les trames réseau TI et TP peut être obtenue dans le processeur maître à l'aide d'un circuit du type FPGA implémentant le protocole de communication WorIdFIP. Ce méme type de circuit est utilisé dans chaque sous-module de haut niveau pour implémenter le protocole de communication et rendre constant le temps de retournement d'un sous-module de haut niveau à
l'autre. II en résulte que les durées de synchronisation à appliquer dans chaque 1o sous-module de haut niveau peuvent étre obtenues par la relation suivante R" = 1/2.(~Tmax - ~Tn ) où
R" désigne la durée de synchronisation affectée au sous-module de haut niveau HL" (l'indice n correspondant à l'adresse logique affectée au sous-module de haut niveau) i5 ~Tmax désigne le temps de réponse maximal mesuré par le processeur maître OT" désigne le temps de réponse mesuré par le processeur maître pour le sous-module de haut niveau HLn L'algorithme de la figure 9 illustre le fonctionnement du processeur maître lors 2 o d'une phase de calibration. A l'initialisation du système de commande, le processeur maître initialise un compteur de temps CT en 105 et envoie en 110 une trame réseau TI identifiant dans le mot ID l'adresse logique d'un sous module de haut niveau symbolisée par la variable n. Sur détection de l'émission du mot de fin de trame FTR de la trame réseau TI, le compteur de temps CT est 25 déclenché pour comptabiliser le temps jusqu'à ce qu'une trame réseau TP
soit reçue sur le bus 1 par le processeur maître (bloc 115). Le compteur de temps CT
est arrêté sur détection de la réception du mot de début de trame DTR de la trame réseau TP. La valeur du compteur de temps CT, représentative du temps de réponse du sous-module de haut niveau, est maintenue en mémoire en 120 3 o dans le processeur maître. Une phase subséquente de calibration recommence à partir du bloc 105 pour une nouvelle adresse logique de sous-module de haut niveau et ainsi de suite jusqu'à ce que le processeur maître ait balayé dans le bloc 125 tous les sous-modules de haut niveau connectés au bus 1. Les durées de synchronisation R1,R2, ...Rn des sous-modules de haut niveau sont ensuite 35 calculées en 130 selon la relation indiquée plus haut. A partir du bloc 130, le 8 PCT / FR02 / 03925 and TP and turnaround time for a high level submodule is called response time of the high-level submodule. A very detection specifies the time of emission and reception of the start and end words of DTR and FTR frame in TI and TP network frames can be obtained in the master processor using an FPGA-type circuit implementing the protocol WorIdFIP communication. This same type of circuit is used in each high level submodule to implement the communication protocol and make the turnaround time of a high-level submodule constant at the other. As a result, the synchronization times to be applied in each 1o high level sub-module can be obtained by the following relation R "= 1/2. (~ Tmax - ~ Tn) where R "designates the synchronization duration assigned to the high submodule HL level "(the index n corresponding to the logical address assigned to the module high level) i5 ~ Tmax designates the maximum response time measured by the processor master OT "designates the response time measured by the master processor for the HLn high level submodule The algorithm in Figure 9 illustrates the operation of the master processor then 2 o a calibration phase. On initialization of the control system, the master processor initializes a CT time counter at 105 and sends at 110 a TI network frame identifying in the word ID the logical address of a sub high level module symbolized by the variable n. Upon detection of the issue of the end of frame word FTR of the network frame TI, the time counter CT is 25 triggered to count the time until a TP network frame is received on bus 1 by the master processor (block 115). The time counter CT
is stopped on detection of the reception of the DTR frame start word from the TP network frame. The value of the CT time counter, representative of the time response of the high level submodule, is kept in memory in 120 3 o in the master processor. A subsequent calibration phase begins again from block 105 for a new logical sub-module high address level and so on until the master processor has swept in the block 125 all high level submodules connected to bus 1. The durations synchronization R1, R2, ... Rn of the high level sub-modules are then 35 calculated in 130 according to the relation indicated above. From the block 130, the
9 processeur maître UC est prêt pour la phase de synchroniation et de commutation.
La figure 8 illustre le déroulement de la phase de synchronisation et de commutation. La phase de synchronisation et de commutation consiste pour le processeur maïtre UC à envoyer sur le bus 1 successivement une trame réseau TI identifiant dans le mot ID une donnée de commande, suivie d'une trame réseau TC contenant dans le mot DATA les durées de synchronisation R1,R2, .... Rn affectées respectivement aux sous-modules de haut niveau avec les ordres de commutation C1,C2, ...Cn destinés respectivement aux sous-modules Zo de haut niveau, suivie d'une trame réseau TI identifiant dans le mot ID
l'adresse logique d'un sous-module de haut niveau particulier. A chaque cycle de la phase de synchronisation et de commande, chaque sous-module de haut niveau envoie sur le bus 1 vers le processeur maître UC en réponse à la seconde trame réseau TI, une trame réseau TM contenant dans le mot MES les informations extraites 15 d'un ou de plusieurs composants de puissances par les sous-modules de bas niveau.
En se reportant de nouveau à la figure 9, la phase de synchronisation et de commande dans le processeur maître débute en 135 par l'émission d'une trame réseau TI contenant un mot ID qui identifie une commande pour tous les sous-2o modules de haut niveau. La valeur de ce mot ID est symbolisée sur la figure 9, pour des raisons de clarté, par le symbole #. Puis le processeur maître envoie une trame réseau TC en 140 contenant toutes les durées de synchronisation calculées dans le bloc 130 avec les ordres de commutation destinés respectivement aux sous-modules de haut niveau. Le formatage de la trame 25 réseau TC avec les durées de synchronsiation R1,R2,...Rn et les ordres de commutation C1,C2,....Cn est illustré sur la figure 4. Puis une nouvelle trame réseau TI contenant un mot ID qui identifie l'adresse logique d'un sous-module de haut niveau particulier est envoyée en 145 sur le bus 1 et le processeur maître attend en 150 le retour d'une trame réseau TM envoyée par le sous-3o module de haut niveau identifié dans le mot ID de la trame réseau TI
précédente.
Un cycle subséquent de synchronisation et de commutation recommence à partir du bloc 135 pour de nouveaux ordres de commutation et une nouvelle adresse logique de sous-module de haut niveau et ainsi de suite jusqu'à ce que le processeur maître ait balayé dans le bloc 155 tous les sous-modules de haut 35 niveau connectés au bus 1. Au fur et à mesure des cycles de synchronisation et de commutation, les informations extraites dans les composants de puissance remontent à travers le réseau vers le processeur maître aux fins d'un réglage de l'application.
La figure 10 illustre le fonctionnement d'un sous-module de haut niveau pendant la phase de calibration et pendant la phase de synchronisation et de 5 commutation. En réponse à la détection d'une trame réseau TI sur le bus 1, le sous-module de haut niveau détecte en 200 si le mot ID de la trame TI
correspond â son adresse logique et dans ce cas il envoie en 210 une trame réseau TP, ou bien si le mot ID de la trame réseau TI correspond à une commande de sous-module de haut niveau (ID=#) et dans ce cas le sous-1o module de haut niveau initialise en 220 un compteur de temps CL et attend en 225 la réception d'une trame réseau TC. Dès détection de la réception du mot de fin de trame FTR de la trame réseau TC, le compteur de temps CL est déclenché
(bloc 230). Avant l'étape 230, le sous-module de haut niveau a extrait de la trame réseau TC, la durée de synchronisation Rn qui lui est affectée et l'ordre de commutation Cn qu'il doit appliquer sur les composants de puissance auxquels il est connecté. Quand le compteur de temps CL a comptabilisé la durée de synchronisation Rn en 235, le sous-module de haut niveau transmet en 240 l'ordre de commutation Cn à un ou plusieurs sous-modules de bas niveau à
travers les liaisons de communication à fibre optique 3 et les sous-modules de 2 o bas niveau génèrent à leur tour chacun un signal de commutation qui est appliqué sur la borne d'entrée d'un composant de puissance. Dans le sous-module de haut niveau, le traitement se poursuit en 250, avec la réception d'une nouvelle trame réseau TI contenant un mot ID correspondant à une adresse logique de sous-module. Si cette adresse logique dans le mot ID correspond à
2s celle du sous-module, il renvoie en 255 une trame réseau TM avec un mot MES
contenant des informations de mesure avant de revenir à l'étape 200.
L'instant d'émission du mot de fin de trame FTR (dernier bit du mot FTR) de la trame réseau TI ou l'instant de réception du mot de début de trame DTR
(dernier bit du mot DTR) de la trame réseau TP dans le processeur maître est détecté
par 30 l'interface de communication réseau 2 de celui-ci. De la mëme façon, l'instant de réception du mot de fin de trame FTR (dernier bit du mot FTR) de la trame réseau TC dans chaque sous-module de haut niveau est détecté par l'interface de communication réseau 2 de celui-ci. Ce mot de fin de trame FTR dans la trame réseau TC constitue un signal de référence pour la synchronisation.
35 La synchronisation des sous-modules de haut niveau se fait donc à l'aide d'une seule trame réseau TC contenant à la fois toutes les durées de synchronisation R1,R2, ...Rn et tous les ordres de commutation C1,C2, ...Cn destinés respectivement aux sous-modules de haut niveau ce qui contribue à
l'optimisation du rendement du protocole de communication. Par ailleurs, dans la trame réseau TC, il est également possible d'inclure des durées de déphasage d'allumage générées par l'application qui s'ajoutent aux durées de synchronisation dans les sous-modules de haut niveau. La synchronisation ne nécessite aucune base de temps commune aux sous-modules de haut niveau et la dérive des horloges dans les sous-modules de haut niveau est limitée par l'nitialisation de la temporisation à chaque cycle de commutation des Zo composants de puissance. En utilisant un protocole de communication déterministe standard comme WorIdFIP, il est possible de limiter la dispersion de la synchronisation à moins de 500 ns avec un débit sur le bus cuivre de 5 Mbls et une fréquence de commutation des composants de 3 IChz. 9 CPU master processor is ready for synchronization and switching.
FIG. 8 illustrates the progress of the synchronization and switching. The synchronization and switching phase consists for the CPU master processor to send on network 1 successively a network frame TI identifying in the word ID a command data, followed by a frame network TC containing in the word DATA the synchronization times R1, R2, .... Rn assigned respectively to the high level sub-modules with the switching orders C1, C2, ... Cn intended respectively for the sub-modules High level Zo, followed by a TI network frame identifying in the word ID
address logic of a particular high-level submodule. At each cycle of the phase synchronization and control, each high level submodule sends on bus 1 to the master processor UC in response to the second network frame TI, a TM network frame containing the extracted information in the word MES
15 of one or more power components by the sub-modules of low level.
Referring again to FIG. 9, the phase of synchronization and command in the master processor begins in 135 with the transmission of a frame IT network containing a word ID which identifies an order for all the sub-2 high level modules. The value of this word ID is symbolized in the figure for the sake of clarity, by the symbol #. Then the master processor sends a network frame TC in 140 containing all the synchronization times calculated in block 130 with the switching orders intended respectively to high-level submodules. Frame formatting 25 TC network with synchronization times R1, R2, ... Rn and the orders of switching C1, C2, .... Cn is illustrated in figure 4. Then a new frame IT network containing an ID word which identifies the logical address of a submodule particular high level is sent in 145 on bus 1 and the processor master waits in 150 for the return of a TM network frame sent by the sub-3o high level module identified in the word ID of the IT network frame previous.
A subsequent synchronization and switching cycle starts again from block 135 for new switching commands and a new address high level submodule logic and so on until the master processor has scanned in block 155 all high submodules 35 levels connected to bus 1. As synchronization cycles progress and the information extracted in the power components back up through the network to the master processor for tuning of the application.
Figure 10 illustrates the operation of a high level submodule during the calibration phase and during the synchronization and 5 switching. In response to the detection of a TI network frame on bus 1, the high level sub-module detects in 200 if the word ID of the TI frame corresponds to its logical address and in this case it sends in 210 a frame TP network, or if the word ID of the TI network frame corresponds to a high level submodule command (ID = #) and in this case the submodule 1o high level module initializes in 220 a CL time counter and waits in 225 the reception of a TC network frame. Upon detection of receipt of the word of end of frame FTR of the network frame TC, the time counter CL is triggered (block 230). Before step 230, the high-level submodule extracted from the network frame TC, the synchronization duration Rn which is assigned to it and the order of Cn switching which it must apply to the power components to which he is connected. When the time counter CL has counted the duration of synchronization Rn in 235, the high level submodule transmits in 240 the switching order Cn to one or more low-level submodules at through fiber optic communication links 3 and the sub-modules of 2 o low level in turn each generate a switching signal which is applied to the input terminal of a power component. In the sub-high level module, treatment continues in 250, with reception a new TI network frame containing an ID word corresponding to an address submodule logic. If this logical address in the word ID corresponds to 2s that of the sub-module, it returns in 255 a TM network frame with a word MES
containing measurement information before returning to step 200.
The time of transmission of the end of frame word FTR (last bit of the word FTR) of the TI network frame or the time of reception of the DTR frame start word (latest bit of the word DTR) of the network frame TP in the master processor is detected through 30 the network communication interface 2 thereof. In the same way, the moment of reception of the end of frame word FTR (last bit of the word FTR) of the frame TC network in each high level submodule is detected by the interface network communication 2 thereof. This FTR end-of-frame word in the TC network frame constitutes a reference signal for synchronization.
35 Synchronization of high-level submodules is therefore done using a single TC network frame containing all the durations of synchronization R1, R2, ... Rn and all switching orders C1, C2, ... Cn intended respectively for high-level sub-modules which contributes to optimizing the performance of the communication protocol. Furthermore, in the TC network frame, it is also possible to include phase shift times of ignition generated by the application which are added to the durations of synchronization in high-level sub-modules. Synchronization does requires no time base common to high-level submodules and the drift of clocks in high-level submodules is limited by the initialization of the time delay at each switching cycle of the Zo power components. Using a communication protocol standard deterministic like WorIdFIP, it is possible to limit the dispersion of synchronization at less than 500 ns with a speed on the copper bus of 5 Mbls and a switching frequency of the components of 3 IChz.
Claims (7)
par une paire de fils torsadés en cuivre. 2 / control system according to claim 1, wherein the network of communication is a field network, the conductor bus (1) consisting of by a pair of twisted copper wires.
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