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WO2015100631A1 - 一种硅麦克风及其中的专用集成电路 - Google Patents

一种硅麦克风及其中的专用集成电路 Download PDF

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Publication number
WO2015100631A1
WO2015100631A1 PCT/CN2013/091152 CN2013091152W WO2015100631A1 WO 2015100631 A1 WO2015100631 A1 WO 2015100631A1 CN 2013091152 W CN2013091152 W CN 2013091152W WO 2015100631 A1 WO2015100631 A1 WO 2015100631A1
Authority
WO
WIPO (PCT)
Prior art keywords
clock signal
output
terminal
circuit
output terminal
Prior art date
Application number
PCT/CN2013/091152
Other languages
English (en)
French (fr)
Inventor
周景晖
陈继辉
卢晞
程学农
Original Assignee
无锡华润矽科微电子有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 无锡华润矽科微电子有限公司 filed Critical 无锡华润矽科微电子有限公司
Priority to PCT/CN2013/091152 priority Critical patent/WO2015100631A1/zh
Publication of WO2015100631A1 publication Critical patent/WO2015100631A1/zh

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R3/00—Circuits for transducers, loudspeakers or microphones
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R1/00—Details of transducers, loudspeakers or microphones
    • H04R1/02—Casings; Cabinets ; Supports therefor; Mountings therein
    • H04R1/04—Structural association of microphone with electric circuitry therefor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R19/00—Electrostatic transducers
    • H04R19/005—Electrostatic transducers using semiconductor materials
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R19/00—Electrostatic transducers
    • H04R19/04—Microphones

Definitions

  • the present invention relates to the field of circuit design, and in particular, to a silicon microphone and an application specific integrated circuit therein. ⁇ Background technique ⁇
  • silicon microphones are small in size, insensitive to the environment, do not require high bias voltages, and have strong shock resistance. This makes silicon microphones very popular in portable digital products. Big advantages, and as prices have fallen, silicon microphones are gradually replacing electret condenser microphones.
  • FIG. 1 is a schematic circuit diagram of a silicon microphone in the prior art.
  • the silicon microphone includes a Micro-Electro-Mechanical-System Microphone (MEMS) chip 110 and an Application Specific Integrated Circuit (ASIC) chip 120, which are packaged on a surface mount.
  • MEMS Micro-Electro-Mechanical-System Microphone
  • ASIC Application Specific Integrated Circuit
  • the MEMS chip 110 is an electromechanical system fabricated using a conventional silicon semiconductor processing process, and is internally provided with an equivalent capacitor. In operation, the MEMS chip 110 needs to add a relatively high bias voltage (for example, 10V). So that a certain amount of charge is stored on the equivalent capacitance, which utilizes the thin film structure in the equivalent capacitance to sense the pressure of the sound and generate a corresponding deformation to convert the sound signal into a voltage signal and output the voltage signal.
  • a relatively high bias voltage for example, 10V
  • the ASIC chip 120 is typically fabricated in a CMOS process and includes a buffer 122, a charge pump 124, and a low pass filter 126.
  • the buffer 112 transmits the weak voltage signal induced by the MEMS chip 110 to the subsequent amplifier 210 or processing circuit; the charge pump 124 is responsible for generating a relatively high voltage, which is filtered by the low pass filter 126 and supplied to the MEMS
  • the system chip 110 functions as a bias voltage for the MEMS chip 110 to operate.
  • the existing charge pump 124 often adopts a multi-stage Dickson structure in order to obtain a higher voltage, and finally loses A high frequency oscillating signal having a higher DC voltage component is output, and the high frequency oscillating signal is filtered by the low pass filter 126 to obtain a relatively stable DC voltage to be supplied to the MEMS chip 110.
  • Such a structure has two disadvantages: First, a part of the high-frequency component is still superimposed on the finally obtained DC voltage, and this becomes a main part of the charge pump noise added to the entire microphone system, which affects the signal-to-noise ratio of the silicon microphone.
  • the low-pass filter 126 In order to achieve the desired filtering characteristics, the low-pass filter 126 often needs to integrate a large capacitor (usually between 20pF and 50pF) on the ASIC chip 120, thereby increasing the cost of the ASIC chip 120. .
  • a silicon microphone dedicated integrated circuit includes a charge pump and a bias voltage output terminal, and an output terminal of the charge pump is connected to a bias voltage output terminal.
  • the charge pump comprises a first boosting circuit, a second boosting circuit, a first diode and a second diode, each boosting circuit comprising a boosting unit in series with N stages in series, each stage of boosting unit Each includes an input terminal, an output terminal, a first control terminal, and a second control terminal, and an output terminal of the previous stage boosting unit in the adjacent two-stage boosting unit of each boosting circuit is boosted to a subsequent one.
  • the input terminals of the unit are connected, and the input end of the first stage boosting unit of each boosting circuit is connected as an input terminal of the boosting circuit to a reference voltage, and the output of the Nth stage boosting unit of each boosting circuit As the output end of the boosting circuit, N is a natural number greater than or equal to 2; a first control end of each stage of the boosting unit of the first boosting circuit and a second control of each stage of the boosting unit of the second boosting circuit The terminals are connected to the first clock signal, and the second control end of each stage of the boosting unit of the first boosting circuit and the first control end of each stage of the boosting unit of the second boosting circuit are connected to the second clock signal.
  • Positive pole of the first diode and first booster circuit Connected to the output terminal, which is connected to the negative output terminal of said charge pump; anode of the second diode connected to the output of the second boost circuit, which is connected to the negative output terminal of the charge pump.
  • the charge pump further includes a reference voltage generating circuit for generating and outputting the reference voltage, and a clock signal generating circuit for generating and outputting the first clock signal And a second clock signal, wherein the first clock signal and the second clock signal are two-phase non-overlapping clock signals.
  • each stage of the boosting unit further includes a third diode, a fourth diode, a first capacitor, and a second capacitor, wherein the third diode and the fourth diode are sequentially connected in series to the boosting unit Between the input end and the output end, the anode of the third diode is connected to the input end of the boosting unit, and the cathode of the fourth diode is connected to the output end of the boosting unit; the first capacitor is connected to the third A connection node between the diode and the fourth diode is connected between the first control terminal; and a second capacitor is connected between the output end of the boosting unit and the second control terminal.
  • first clock signal and the second clock signal are non-overlapping clock signals, and the high level of the first clock signal and the high level of the second clock signal overlap each other, the first clock signal The low level and the low level of the second clock signal do not overlap each other.
  • the clock signal generating circuit includes an oscillator and a clock signal generating module, and the oscillator is configured to generate and output a high frequency square wave signal;
  • the clock signal generating module includes an input end, a first output end, and a first The second output end is connected to the high frequency square wave signal output by the oscillator, the first output end outputs the first clock signal, and the second output end outputs the second clock signal.
  • the clock signal generating module includes a NOT gate, a first NAND gate, a second NAND gate, a first delay unit, and a second delay unit, and an input terminal of the first NAND gate and the clock
  • the input end of the signal generating module is connected, the other input end is connected to the second output end of the clock signal generating module, and the output end thereof is connected to the input end of the first delay unit, and the output end of the first delay unit is The first output end of the clock signal generating module is connected; the input end of the non-gate is connected to the input end of the clock signal generating module, and the output end is connected to one input end of the second NAND gate, the second NAND gate The other input end is connected to the first output end of the clock signal generating module, the output end of the second NAND gate is connected to the input end of the second delay unit, and the output end of the second delay unit is opposite to the clock
  • the second output end of the signal generating module is connected, and the delay unit is configured to delay the output of the signal received by
  • the silicon microphone ASIC further includes a filter connected between the charge pump output terminal and the bias voltage output terminal, the filter includes a third capacitor, and one end of the third capacitor The charge pump output terminal and the bias voltage output terminal are connected to each other, and the other end is grounded.
  • the silicon microphone ASIC further includes a voltage signal input end, a voltage signal output end and a buffer, the input end of the buffer is connected to the voltage signal input end, and the output end thereof is connected to the voltage signal output end. It is used to transmit the voltage signal received by the voltage signal input end to the voltage signal output end.
  • a silicon microphone comprising a microelectromechanical a system and a silicon microphone ASIC for converting a sound signal into a voltage signal and providing the voltage signal to a voltage signal input of the ASIC; a bias voltage of the ASIC The output outputs a bias voltage to the MEMS.
  • the silicon microphone ASIC includes a charge pump and a bias voltage output, the output of the charge pump is connected to a bias voltage output, and the charge pump includes a first boost circuit, a second boost circuit, and a a diode and a second diode, each boosting circuit comprises a step-up unit of N stages in series, each stage boosting unit comprises an input end, an output end, a first control end and a second control End, the output of the previous stage boosting unit of the adjacent two-stage boosting unit of each boosting circuit is connected to the input end of the latter stage boosting unit, and the first stage of each boosting circuit is boosted
  • the input end of the unit is connected to a reference voltage as an input end of the boosting circuit, and an output end of the Nth stage boosting unit of each boosting circuit is used as an output end of the boosting circuit, and N is a natural number greater than or equal to 2;
  • the silicon microphone ASIC further includes a filter coupled between the charge pump output and the bias voltage output, the filter including a third capacitor, one end of the third capacitor The charge pump output is connected to the bias voltage output and the other end is grounded.
  • the silicon microphone ASIC further includes a voltage signal input end, a voltage signal output end and a buffer, the input end of the buffer is connected to the voltage signal input end, and the output end thereof is connected to the voltage signal output end, and the use thereof The voltage signal received at the input of the voltage signal is transmitted to the voltage signal output terminal.
  • the MEMS system includes a rigid plate and an elastic plate opposite to and spaced apart from the rigid plate, and a voltage signal input end of the ASIC is connected to the elastic plate, and the bias voltage output end Connected to the rigid plate.
  • the charge pump in the ASIC of the present invention includes two booster circuits of the same structure and two diodes, and the first control terminal of each booster unit in the first booster circuit and a second control terminal of each boosting unit of the second boosting circuit shares a clock signal, and each of the boosting unit of the boosting unit and the boosting unit of the second boosting circuit The first control terminal shares another clock signal, and the output of each booster circuit passes through a diode and electricity corresponding thereto The output terminals of the charge pump are connected, so that the output of the charge pump of the present invention can output a bias voltage close to DC, thereby suppressing the charge pump noise, thereby increasing the signal-to-noise ratio of the silicon microphone.
  • FIG. 1 is a schematic structural view of a silicon microphone in the prior art
  • FIG. 2 is a schematic structural view of a silicon microphone in an embodiment of the present invention.
  • FIG. 3 is a schematic structural view of a charge pump in an embodiment of the present invention.
  • FIG. 4 is a schematic structural diagram of the clock signal generating module of FIG. 3 in one embodiment
  • FIG. 5 is a square wave signal CLK received by the clock signal generating module of FIG. 4, and a first clock signal phi and a second thereof outputted therefrom. Timing diagram of clock signal ph2;
  • FIG. 6 is a schematic structural diagram of a circuit of the boosting unit of FIG. 3 in one embodiment
  • FIG. 7 is a voltage P10UT output by the first boosting unit and a voltage P20UT output by the second boosting unit when the non-overlapping clock signal is used as the first clock signal phi and the second clock signal ph2 in one embodiment, And a timing diagram of the voltage PUMP OUT of the charge pump output.
  • one embodiment or “an embodiment” as used herein refers to a particular feature, structure, or characteristic that can be included in at least one implementation of the invention.
  • FIG. 2 is a schematic structural view of a silicon microphone in an embodiment of the present invention.
  • the silicon microphone includes a MEMS chip 210 and an application specific integrated circuit chip 220, which are typically packaged in a surface mount device to form a complete microphone system.
  • the MEMS chip 210 is an electromechanical system fabricated using a conventional silicon semiconductor processing process, including a rigid plate 212 and an elastic plate 214 opposite and spaced apart from the rigid plate 212.
  • the rigid plate 212 and the elastic plate 214 are equivalent to a capacitor C, wherein the rigid plate 212 is a rigid conductive film, and the elastic plate 214 is a conductive film having tensile stress and flexibility for sensing sound pressure. Variety.
  • a relatively high bias voltage eg, 10V
  • the amount of charge stored on the capacitor C, C is the capacitance value of the equivalent capacitor, and U is the voltage value applied to the MEMS chip 210.
  • the elastic plate 214 senses the pressure of the sound and elastically deforms, causing the relative distance between the rigid plate 212 and the elastic plate 214 to change, thereby making the same
  • the capacitance value of the capacitor C changes (the amount of change ⁇ , so that the voltage U on the capacitor C also changes (the amount of change AU) to keep the charge on the capacitor C constant, and the change in the voltage U on the capacitor C is
  • the peripheral circuit provides a measurable electrical signal to convert the sound signal into a voltage signal, that is, the MEMS chip 210 converts the sound signal into a voltage signal using the capacitance C as a medium and outputs the voltage signal.
  • An application specific integrated circuit (ASIC) chip 220 is generally fabricated in a CMOS process, and its main function is to transmit a weak voltage signal induced by the MEMS chip 210 to a subsequent amplifier or processing circuit as a buffer. It provides the MEMS chip 210 with a stable relative high voltage (ie, the bias voltage above), typically between 8V and 16V.
  • the ASIC chip 220 includes five pins (or terminals or ports), which are a power pin VDD, a ground pin GND, a voltage signal input pin IN, and a voltage.
  • the signal output pin OUT and the bias voltage output pin VPUMP wherein the voltage pin VDD is connected to the power supply of the ASIC chip 220, the ground pin GND is grounded, and the power supply range of the ASIC chip 220 is generally 1.8V ⁇ 3.6. V; the voltage signal input pin IN is connected to the elastic plate 214 in the MEMS chip 210, and the bias voltage output pin VPUMP is connected to the rigid plate 212 in the MEMS chip 210.
  • the application specific integrated circuit chip 220 further includes a buffer 222, a charge pump 224, and a filter 226.
  • the input end of the buffer 222 is connected to the voltage signal input pin IN, and the output end thereof is connected to the voltage signal output pin OUT for transmitting the voltage signal received by the voltage signal input pin IN to the voltage signal output tube.
  • the pin OUT, the voltage signal is a voltage signal induced by the MEMS chip 210.
  • the voltage signal is the voltage on the elastic plate 214.
  • the reason why the buffer 222 is disposed here is that the electric energy stored on the MEMS chip 210 is very weak, and the voltage signal generated by the induced sound pressure cannot directly drive the general amplifier circuit, so a need is required.
  • a buffer 222 having a very large input impedance is used to deliver a voltage signal for subsequent amplifier or processing circuitry.
  • the output of the charge pump 224 is coupled via a filter 226 to a bias voltage output pin VPUMP of the application specific integrated circuit chip 220, which is used to convert the low voltage to a high voltage and output.
  • FIG. 3 is a circuit diagram of the charge pump of FIG. 2 in one embodiment.
  • the charge pump includes a reference voltage generating circuit 310, a clock signal generating circuit 320, a first boosting circuit 330, and a second liter.
  • the reference voltage generating circuit 310 is configured to generate and output a reference voltage Vref, and the voltage value of the reference voltage Vref is generally between 1.2V and 1.5V.
  • the clock signal generating circuit 320 is for generating and outputting the first clock signal phi and the second clock signal ph2.
  • the clock signal generating circuit 320 includes an oscillator 322 and a clock signal generating module 324.
  • the oscillator 322 is configured to generate and output a high frequency square wave signal CLK, and an oscillation frequency of the square wave signal CLK. Generally between 200kHz ⁇ lMHz.
  • the reference voltage generating circuit 310 and the oscillator 322 have many general-purpose structures in the prior art and will not be described in detail herein.
  • the clock signal generating module 324 includes an input end, a first output end phi and a second output end ph2, the input end of which is connected to the high frequency square wave signal CLK, and the first output end outputs the first clock signal phi.
  • the second output terminal outputs the second clock signal ph2, specifically, the high level of the first clock signal phi and the high level of the second clock signal ph2 overlap each other, and the low level of the first clock signal phi The low levels of the second clock signal ph2 do not overlap each other.
  • FIG. 5 In the embodiment shown in FIG.
  • the power terminal of the clock signal generating module 324 is connected to the output terminal of the reference voltage generating circuit 310, that is, the reference voltage Vref is the power voltage of the clock signal generating module 324.
  • the high level of the first clock signal phi and the high level of the second clock signal ph2 are both equal to the reference voltage Vref
  • the low level of the first clock signal phi and the low level of the second clock signal ph2 are both Equal to ground level (0V).
  • the clock signal generating module includes a NOT gate NOT, a first NAND gate NAND1, a second NAND gate NAND2, and a first delay unit Delayl. And a second delay unit Delay2.
  • An input end of the first NAND gate NAND1 is connected to the input end in of the clock signal generating module, and the input end in receives the high frequency square wave signal CLK output by the oscillator 322, and the other input end thereof
  • the second output terminal ph2 of the clock signal generating module is connected, and the output end thereof is connected to the input end of the first delay unit Delayl, the first delay unit
  • the output end of the delayl is connected to the first output terminal phi of the clock signal generating module;
  • the input end of the NOT gate NOT is connected to the input terminal in of the clock signal generating module, and the output terminal thereof and an input terminal of the second NAND gate NAND2 Connected, the other input end of the second NAND gate NAND2 is connected to the first output terminal phi of the clock signal generating module, and the output end of the second NAND gate NAND2 is connected to the input end of the second delay unit Delay2, the second The output of the delay unit Dday2 and the second output ph2 of the clock signal
  • the first delay unit Delayl and the second delay unit Delay2 are used to delay the signal received by the first delay unit Delay, wherein the delay time of the first delay unit Delayl is t1, and the second delay unit Delay2 The delay time is t2, and the settings of t1 and t2 should ensure that the high levels of the first clock signal phi and the second clock signal ph2 can overlap each other.
  • the delay circuit has many general structures in the prior art. It will not be described in detail here.
  • FIG. 5 is a waveform diagram of the square wave signal CLK received by the clock signal generating module of FIG. 4 and the first clock signal phi and the second clock signal ph2 thereof.
  • the second clock signal ph2 when the first clock signal phi is low level, the second clock signal ph2 is high level; after the first clock signal phi changes from low level to high level, after t2 time, the second clock The signal ph2 jumps from a high level to a low level, where the high level of the first clock signal phi and the high level overlap time of the second clock signal ph2 are t2 ; when the second clock signal ph2 is low
  • the first clock signal phi is a high level; after the second clock signal phi changes from a low level to a high level, the first clock signal phi changes from a high level to a low level, where The high level of the first clock signal phi and the high level overlap time of the second clock signal ph2 are t1.
  • the first booster circuit 330 is a Dickson boosting structure, which includes N stages of series-connected boosting units, which are respectively a first-stage boosting unit P11 and a second-stage boosting unit.
  • the Nth stage boosting unit PIN, N is a natural number greater than or equal to 2.
  • the circuit structure of each stage of the boosting unit is as shown in FIG. 6.
  • the boosting unit of each stage includes an input terminal IN, an output terminal OUT, a first control terminal CP and a second control terminal CN. As shown in FIG.
  • the output terminal OUT of the previous-stage boosting unit in the adjacent two-stage boosting unit is connected to the input terminal IN of the subsequent-stage boosting unit, and the input end of the first-stage boosting unit P11 is used as the first
  • An input end of a boosting circuit 330 is connected to the reference voltage Vref, and an output end of the Nth stage boosting unit P1N serves as an output terminal P10UT of the first boosting circuit, and each stage of the boosting unit in the first boosting circuit 330
  • the first control terminal CP is connected to the first clock signal phi
  • the second control terminal CN of each stage of the boosting unit is connected to the second clock signal ph2, that is, the first clock signal phi is used as the first boosting signal.
  • the boosting unit in FIG. 7 further includes a third diode D3, a fourth diode D4, a first capacitor C1 and a second capacitor C2, wherein the third diode D3 and the fourth diode D4 are connected in series Between the input terminal IN and the output terminal OUT of the boosting unit, the anode of the third diode D3 is connected to the input terminal IN of the boosting unit, and the cathode of the fourth diode D4 and the output of the boosting unit The terminal OUT is connected; the first capacitor C1 is connected between the connection node A between the third diode D3 and the fourth diode D4 and the first control terminal CP; the second capacitor C2 is connected to the output of the boosting unit. Between the terminal OUT and the second control terminal CN.
  • the second boosting circuit 340 in FIG. 3 has the same structure as the first boosting circuit 330, and also includes N boosting units connected in series, which are a first-stage boosting unit P21 and a second-stage boosting unit P22, respectively.
  • the Nth stage boosting unit P2N, N is a natural number greater than or equal to 2. It differs from the first boosting circuit 330 only in that the first control terminal CP and the second control terminal CN of each stage of the boosting unit in the first boosting circuit 330 are interchanged with the first clock signal phi and the second clock.
  • connection relationship of ph2 that is, the first control terminal CP of each stage of the boosting unit 340 is connected to the second clock signal ph2 outputted by the clock signal generating circuit 320, and the second control terminal CN and the clock signal are generated.
  • the first clock signal phi outputted by the circuit 320 is connected, that is, the first clock signal phi is used as the second switching signal of the second boosting circuit 340, and the second clock signal ph2 is used as the first switching signal of the second boosting circuit 340. That is, the first control terminal CP of the first boosting circuit and the second control terminal CN of the second boosting circuit 340 share the first clock signal phi, the second control terminal CN and the second of the first boosting circuit 330.
  • the first control terminal CP of the boosting circuit 340 shares the second clock signal ph2.
  • the anode of the first diode D1 is connected to the output terminal P10UT of the first booster circuit 330, and the cathode thereof is connected to the output terminal PUMOUT of the charge pump; the anode of the second diode D4 and the output of the second booster circuit 340
  • the terminal P20UT is connected, and its negative terminal is connected to the output terminal PUM OUT of the charge pump.
  • the operation of the charge pump in FIG. 3 is specifically described below through an embodiment.
  • the first clock signal phi and the second clock signal ph2 output by the clock signal generation 320 are two phases as shown in FIG.
  • the clock signal is not overlapped, and the high level of the first clock signal phi and the second clock signal ph2 are both equal to the reference voltage Vref, and the low level is the ground level (ie, 0V).
  • the reference voltage Vref outputted by the reference voltage generating circuit 310 is boost-converted by the first-stage boosting unit P11.
  • the first capacitor C1 of the first-stage boosting unit P11 is first charged. Therefore, the first clock signal phi is at a low level, the second clock signal ph2 is at a high level, the third diode D3 is turned on, and the first capacitor C1 is charged.
  • the high frequency of the square wave signal outputted by the output terminal P10UT of the first boosting circuit 330 It is Vref +2N (Vref-VD), and its low level signal is 2N (Vref-VD), that is, the difference between the high level and low level signals of the square wave signal outputted by the output terminal P10UT is the voltage of the reference voltage Vref. value.
  • the operation of the second boosting circuit 340 is introduced. Since the second boosting circuit 340 has the same structure as the first boosting circuit 330, the only difference is that the boosting of each stage in the first boosting circuit 330 is interchanged. a connection relationship between the first control terminal CP and the second control terminal CN of the unit and the first clock signal phi and the second clock ph2.
  • the high level of the square wave signal outputted by the output terminal P20UT of the second boosting circuit 340 is Vref +2N (Vref-VD), and the low level is 2N (Vref-VD), that is, the square wave signal outputted by the output terminal P20UT is high.
  • the difference between the level and low level signals is the voltage value of the reference voltage Vref.
  • the square wave signal outputted by the output terminal P10UT of the first boosting circuit 330 and the square wave signal outputted by the output terminal P20UT of the second boosting circuit 340 pass through the first diode D1 and the second diode. D2 is coupled, and the resulting coupled voltage signal is output through the output terminal PUM OUT of the charge pump.
  • FIG. 8 is a voltage signal P10UT output by the first boosting unit 330 when the two-phase non-overlapping clock signal is used as the first clock signal phi and the second clock signal ph2 in one embodiment of the present invention.
  • a timing diagram of the voltage signal P20UT output by the second boosting unit 340 and the voltage signal PUMP OUT output by the charge pump are shown.
  • the high level of the square wave signal outputted by the P10UT terminal is Vo+Vref
  • the low level is Vo.
  • the high level of the square wave signal outputted by the P20UT terminal is Vo+Vref
  • the low level is Vo
  • the P10UT end is output.
  • the low levels of the wave signals do not overlap each other.
  • the PUMP OUT terminal of the charge pump outputs a voltage close to the direct current.
  • the DC voltage value is Vo+Vref-VD
  • VD is the forward voltage of the first diode D1 or the second diode D2
  • Vref is the voltage value of the reference voltage Vref in FIG. Since the low level of the square wave signal outputted by the P10UT terminal in FIG.
  • the PUMP OUT terminal of the charge pump outputs a more stable DC voltage, and no low voltage sudden change occurs.
  • the high level of the first clock signal phi and the second clock signal ph2 may also be other voltage values other than the reference voltage Vref.
  • the filter 226 is configured to filter out high frequency components in the PUMP OUT signal output by the charge pump 224 to output a relatively stable DC bias voltage VPUMP. Since the final output of the charge pump in the present invention is a voltage close to direct current, the high frequency noise is very small. Therefore, the filter 226 only includes a third capacitor C3, and one end of the third capacitor C3 is grounded. The other end is connected to the output terminal PUMP OUT of the charge pump 224 and the bias voltage output terminal VPUMP of the special circuit chip 220.
  • the capacitance value of the third capacitor C3 can be about 5pF, and there is no need to configure a special low-pass filter, thereby reducing the The cost of the ASIC chip 220.
  • the silicon microphone of the present invention includes a MEMS chip 210 and an application specific integrated circuit chip 220. among them.
  • the charge pump in the application specific integrated circuit 220 includes a first boosting circuit 330, a second boosting circuit 340, a first diode D1 and a second diode D2 having the same structure, and each stage of the first boosting circuit 330 is liter
  • the first control terminal CP of the voltage unit and the second control terminal CN of each stage of the boosting unit of the second boosting circuit 340 are connected to the first clock signal phi, and the boosting unit of each stage of the first boosting circuit 330
  • the first control terminal CN of each of the boosting units of the second control terminal CN and the second boosting circuit 340 is connected to the second clock signal ph2, and the final output of the first boosting circuit 330 and the second boosting circuit 340 is passed through A diode D1 and a second diode D2 are coupled as a PUMP OUT of the charge pump.
  • the output of the charge pump of the present invention can obtain a bias voltage close to DC, thereby suppressing the charge pump noise, thereby increasing the signal-to-noise ratio of the silicon microphone, and since the final output of the charge pump is close to direct current. Therefore, it is only necessary to connect a grounding capacitor C3 between the output terminal PUMP OUT of the charge pump 224 and the bias voltage output terminal VPUMP of the dedicated circuit chip 220, and there is no need to configure a special low-pass filter, thereby reducing the dedicated The cost of integrated circuit chip 220. It should be noted that any changes to the specific embodiments of the invention will be apparent to those skilled in the art without departing from the scope of the appended claims. Accordingly, the scope of the claims of the invention is not limited to the foregoing specific embodiments.

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Abstract

本发明提供一种硅麦克风及其中的专用集成电路，专用集成电路包括电荷泵，电荷泵包括第一升压电路、第二升压电路、第一二极管和第二二极管，每个升压电路均包括N级升压单元，每个升压电路的相邻两级升压单元中的前一级升压单元的输出端与后一级升压单元的输入端相连；第一升压电路的第一控制端和第二升压电路的第二控制端与第一时钟信号相连，第一升压电路的第二控制端和第二升压电路的第一控制端与第二时钟信号相连，第一二极管连接于第一升压电路的输出端和电荷泵的输出端之间；第二二极管连接于第二升压电路的输出端和电荷泵的输出端之间。与现有技术相比，本发明中的专用集成电路可以有效抑制电荷泵噪音，从而提高硅麦克风的信噪比水平。

Description

一种硅麦克风及其中的专用集成电路
【技术领域】
本发明涉及电路设计领域， 特别涉及一种硅麦克风及其中的专用集成电路。 【背景技术】
目前， 应用较多的麦克风包括传统的驻极体电容式麦克风和新兴的硅麦克 风 （其又称微型硅基麦克风） 。 与驻极体电容式麦克风相比， 硅麦克风具有体 积小、 对于环境不敏感、 不需要很高的偏置电压， 具有很强的抗震性能等优点， 这使得硅麦克风在便携式数字产品中占有很大的优势， 并且随着价格的下降， 硅麦克风正在逐步取代驻极体电容式麦克风。
请参考图 1 所示， 其为现有技术中的一种硅麦克风的电路示意图。 该硅麦 克风包括一个微机电系统 ( Micro-Electro-Mechanical-System Microphone, 简称 MEMS ) 芯片 110和一个专用集成电路 （Application Specific Integrated Circuit, 简称 ASIC) 芯片 120， 这两枚芯片封装在一个表面贴装器件中构成一个完整的 麦克风系统。
微机电系统芯片 110是采用传统的硅半导体加工工艺制作的一个机电系统， 其内部设置有等效电容， 在工作时， 微机电系统芯片 110 需要加一个相对较高 的偏置电压（例如， 10V) ， 以使等效电容上储存一定量的电荷， 其利用等效电 容中的薄膜结构感测声音的压力并产生相应的形变， 以将声音信号转化为电压 信号并输出该电压信号。
专用集成电路芯片 120—般采用 CMOS工艺制作， 其包括缓冲器 122、 电 荷泵 124和低通滤波器 126。缓冲器 112将微机电系统芯片 110感应出的微弱的 电压信号传递给后续的放大器 210或者处理电路； 电荷泵 124负责产生一个相 对高压， 该相对高压经低通滤波器 126滤波后提供给微机电系统芯片 110， 以作 为微机电系统芯片 110工作用偏置电压。
由于硅麦克风的灵敏度一般不会很高， 因此， 为了使信噪比达到理想的水 平， 硅麦克风中各部件对噪声的要求都很高， 而传统的电荷泵所产生的噪声在 整个硅麦克风系统中占了比较重要的地位， 从而影响了硅麦克风的信噪比水平。 现有的电荷泵 124为了得到较高的电压往往采用多级的 Dickson结构，其最后输 出的是一个有较高直流电压分量的高频振荡信号， 该高频振荡信号经过低通滤 波器 126滤除相应高频分量之后得到一个较稳定的直流电压以提供给微机电系 统芯片 110。这样的结构有两个缺点： 一是在最后得到的直流电压上依然会叠加 一部分的高频分量， 而这成为电荷泵噪声加在整个麦克风系统中的主要部分， 其影响硅麦克风的信噪比水平； 二是低通滤波器 126为了达到理想滤波特性， 往往需要在专用集成电路芯片 120上集成较大的电容 （通常需要在 20pF~50pF 之间） ， 从而增加了专用集成电路芯片 120的成本。
因此， 有必要提供一种改进的技术方案来克服上述问题。
【发明内容】
本发明的目的在于提供一种硅麦克风及其中的专用集成电路， 其可以有效 的抑制专用集成电路中的电荷泵产生的噪音， 从而提高硅麦克风的信噪比水平。
为了解决上述问题， 根据本发明的一个方面， 本发明提供一种硅麦克风专 用集成电路， 其包括电荷泵和偏置电压输出端， 所述电荷泵的输出端与偏置电 压输出端相连。 所述电荷泵包括第一升压电路、 第二升压电路、 第一二极管和 第二二极管， 每个升压电路均包括 N级依次串联的升压单元， 每级升压单元都 包括一个输入端、 一个输出端、 第一控制端和第二控制端， 每个升压电路的相 邻两级升压单元中的前一级升压单元的输出端与后一级升压单元的输入端相 连， 并且每个升压电路的第一级升压单元的输入端作为该升压电路的输入端与 一基准电压相连， 每个升压电路的第 N级升压单元的输出端作为该升压电路的 输出端， N为大于等于 2的自然数； 第一升压电路的每级升压单元的第一控制 端和第二升压电路的每级升压单元的第二控制端都与第一时钟信号相连， 第一 升压电路的每级升压单元的第二控制端和第二升压电路的每级升压单元的第一 控制端都与第二时钟信号相连， 第一二极管的正极与第一升压电路的输出端相 连， 其负极与所述电荷泵的输出端相连； 第二二极管的正极与第二升压电路的 输出端相连， 其负极与所述电荷泵的输出端相连。
进一步的， 所述电荷泵还包括基准电压产生电路和时钟信号产生电路， 所 述基准电压产生电路用于产生并输出所述基准电压； 所述时钟信号产生电路用 于产生并输出第一时钟信号和第二时钟信号， 其中第一时钟信号和第二时钟信 号为两相不交叠时钟信号。 进一步的， 每级升压单元还包括第三二极管、 第四二极管、 第一电容和第 二电容， 其中， 第三二极管和第四二极管依次串联于该升压单元的输入端和输 出端之间， 第三二极管的正极与该升压单元的输入端相连， 第四二极管的负极 与该升压单元的输出端相连； 第一电容连接于第三二极管和第四二极管之间的 连接节点与第一控制端之间； 第二电容连接于该升压单元的输出端与第二控制 端之间。
进一步的， 所述第一时钟信号和第二时钟信号为不交叠时钟信号为所述第 一时钟信号的高电平和第二时钟信号的高电平相互交叠， 所述第一时钟信号的 低电平和第二时钟信号的低电平互不交叠。
进一步的， 所述时钟信号产生电路包括振荡器和时钟信号产生模块， 所述 振荡器用于产生并输出一个高频方波信号； 所述时钟信号产生模块包括输入端、 第一输出端和第二输出端， 其输入端与所述振荡器输出的高频方波信号相连， 第一输出端输出所述第一时钟信号， 第二输出端输出所述第二时钟信号。
进一步的， 所述时钟信号产生模块包括非门、 第一与非门、 第二与非门、 第一延时单元和第二延时单元， 第一与非门的一个输入端与所述时钟信号产生 模块的输入端相连， 其另一个输入端与所述时钟信号产生模块的第二输出端相 连， 其输出端与第一延时单元的输入端相连， 第一延时单元的输出端与所述时 钟信号产生模块的第一输出端相连； 非门的输入端与所述时钟信号产生模块的 输入端相连， 其输出端与第二与非门的一个输入端相连， 第二与非门的另一个 输入端与所述时钟信号产生模块的第一输出端相连， 第二与非门的输出端与第 二延时单元的输入端相连， 第二延时单元的输出端与所述时钟信号产生模块的 第二输出端相连， 所述延时单元用于将其接收的信号延时后输出。
进一步的， 所述硅麦克风专用集成电路还包括连接于所述电荷泵输出端和 所述偏置电压输出端之间的滤波器， 所述滤波器包括第三电容， 所述第三电容 的一端与所述电荷泵输出端和所述偏置电压输出端相连， 另一端接地。
进一步的， 所述硅麦克风专用集成电路还包括电压信号输入端、 电压信号 输出端和缓冲器， 所述缓冲器的输入端与所述电压信号输入端相连， 其输出端 与电压信号输出端相连， 其用于将电压信号输入端接收到的电压信号传递给电 压信号输出端。
根据本发明的另一个方面， 本发明提供一种硅麦克风， 其包括一个微机电 系统和硅麦克风专用集成电路， 所述微机电系统用于将声音信号转换为电压信 号， 并将该电压信号提供给所述专用集成电路的电压信号输入端； 所述专用集 成电路的偏置电压输出端输出偏置电压给所述微机电系统。 所述硅麦克风专用 集成电路包括电荷泵和偏置电压输出端， 所述电荷泵的输出端与偏置电压输出 端相连， 所述电荷泵包括第一升压电路、 第二升压电路、 第一二极管和第二二 极管， 每个升压电路均包括 N级依次串联的升压单元， 每级升压单元都包括一 个输入端、 一个输出端、 第一控制端和第二控制端， 每个升压电路的相邻两级 升压单元中的前一级升压单元的输出端与后一级升压单元的输入端相连， 并且 每个升压电路的第一级升压单元的输入端作为该升压电路的输入端与一基准电 压相连， 每个升压电路的第 N级升压单元的输出端作为该升压电路的输出端， N为大于等于 2的自然数； 第一升压电路的每级升压单元的第一控制端和第二 升压电路的每级升压单元的第二控制端都与第一时钟信号相连， 第一升压电路 的每级升压单元的第二控制端和第二升压电路的每级升压单元的第一控制端都 与第二时钟信号相连， 第一二极管的正极与第一升压电路的输出端相连， 其负 极与所述电荷泵的输出端相连； 第二二极管的正极与第二升压电路的输出端相 连， 其负极与所述电荷泵的输出端相连。 所述硅麦克风专用集成电路还包括连 接于所述电荷泵输出端和所述偏置电压输出端之间的滤波器， 所述滤波器包括 第三电容， 所述第三电容的一端与所述电荷泵输出端和所述偏置电压输出端相 连， 另一端接地。 所述硅麦克风专用集成电路还包括电压信号输入端、 电压信 号输出端和缓冲器， 所述缓冲器的输入端与所述电压信号输入端相连， 其输出 端与电压信号输出端相连， 其用于将电压信号输入端接收到的电压信号传递给 电压信号输出端。
进一步的， 所述微机电系统包括刚性极板和与刚性极板相对且相互间隔的 弹性极板， 所述专用集成电路的电压信号输入端与所述弹性板相连， 所述偏置 电压输出端与所述刚性极板相连。
与现有技术相比， 本发明中的专用集成电路中的电荷泵包括结构相同的两 个升压电路以及两个二极管， 第一升压电路中的每个升压单元的第一控制端和 第二升压电路的每个升压单元的第二控制端共用一路时钟信号， 第一升压电路 中的每个升压单元的第二控制端和第二升压电路的每个升压单元的第一控制端 共用另一路时钟信号， 每个升压电路的输出端通过与其对应的一个二极管与电 荷泵的输出端相连， 这样本发明中的电荷泵的输出端就可以输出一个接近直流 的偏置电压， 从而抑制电荷泵噪声， 进而提高硅麦克风的信噪比水平。
【附图说明】
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例描述中所需 要使用的附图作简单地介绍， 显而易见地， 下面描述中的附图仅仅是本发明的 一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动性的前提下， 还可以根据这些附图获得其它的附图。 其中：
图 1为现有技术中的一种硅麦克风的结构示意图；
图 2为本发明中的硅麦克风在一个实施例中的结构示意图；
图 3为本发明中的电荷泵在一个实施例中的结构示意图；
图 4为图 3中的时钟信号产生模块在一个实施例中的结构示意图； 图 5为图 4中的时钟信号产生模块接收到的方波信号 CLK以及其输出的第 一时钟信号 phi和第二时钟信号 ph2的时序图；
图 6为图 3中的升压单元在一个实施例中的电路结构示意图；
图 7 为本发明在一个实施例中采用不交叠时钟信号作为第一时钟信号 phi 和第二时钟信号 ph2时，第一升压单元输出的电压 P10UT和第二升压单元输出 的电压 P20UT, 以及电荷泵输出的电压 PUMP OUT的时序示意图。
【具体实施方式】
为使本发明的上述目的、 特征和优点能够更加明显易懂， 下面结合附图和 具体实施方式对本发明作进一步详细的说明。
此处所称的"一个实施例"或"实施例 "是指可包含于本发明至少一个实现方 式中的特定特征、结构或特性。在本说明书中不同地方出现的"在一个实施例中" 并非均指同一个实施例， 也不是单独的或选择性的与其他实施例互相排斥的实 施例。
请参考图 2所示， 其为本发明中的硅麦克风在一个实施例中的结构示意图。 所述硅麦克风包括一个微机电系统芯片 210和一个专用集成电路芯片 220，通常 这两枚芯片封装在一个表面贴装器件中构成一个完整的麦克风系统。
所述微机电系统芯片 210是采用传统的硅半导体加工工艺制作的一个机电 系统， 其包括刚性极板 212和与刚性极板 212相对且相互间隔的弹性极板 214， 该刚性极板 212和弹性极板 214等效为一个电容 C,其中刚性极板 212为刚性的 导电薄膜， 弹性极板 214为具有张应力和柔韧性的导电薄膜， 其用于感应声压 的变化。 工作时， 微机电系统芯片 210上需要加一个相对较高的偏置电压 （例 如， 10V) ， 这样电容 C上就能储存一定量的电荷 Q， Q=C*U， 其中， Q为等 效电容 C上储存的电荷量， C为等效电容的电容值， U为加在微机电系统芯片 210上的电压值。 当外部有声波传递到微机电系统芯片 210时， 弹性极板 214会 感应到声音的压力而发生弹性形变， 导致刚性极板 212和弹性极板 214之间的 相对距离发生变化， 从而使该等效电容 C的电容值发生变化（改变量 ΔΟ ， 于 是电容 C上的电压 U也会发生变化（变化量 AU)以保持电容 C上的电荷不变， 这种电容 C上的电压 U的变化为外围电路提供一种可测量的电信号， 从而实现 将声音信号转换成电压信号， 也就是说， 微机电系统芯片 210以电容 C为媒介 将声音信号转换为电压信号并输出该电压信号。
专用集成电路 (ASIC, Application Specific Integrated Circuit)芯片 220—般采 用 CMOS工艺制作， 其主要功能是作为缓冲器将微机电系统芯片 210感应出的 微弱的电压信号传递给后续的放大器或者处理电路， 同时它提供给微机电系统 芯片 210—个稳定的相对高压 （即上文中的偏置电压） ， 一般在在 8V~16V之 间。 在图 2所示的实施例中， 所述专用集成电路芯片 220包括 5个管脚 （或称 端或端口） ， 分别为电源管脚 VDD、 接地管脚 GND、 电压信号输入管脚 IN、 电压信号输出管脚 OUT和偏置电压输出管脚 VPUMP, 其中， 电压管脚 VDD 接专用集成电路芯片 220的供电电源， 接地管脚 GND接地， 专用集成电路芯片 220的供电范围一般为 1.8V~3.6V; 电压信号输入管脚 IN与所述微机电系统芯 片 210中的弹性极板 214相连， 偏置电压输出管脚 VPUMP与微机电系统芯片 210中的刚性极板 212相连。
所述专用集成电路芯片 220还包括缓冲器 222、 电荷泵 224和滤波器 226。 所述缓冲器 222的输入端与电压信号输入管脚 IN相连， 其输出端与电压信 号输出管脚 OUT相连， 其用于将电压信号输入管脚 IN接收到的电压信号传递 给电压信号输出管脚 OUT, 该电压信号为微机电系统芯片 210感应输出的电压 信号， 在图 2所示的实施例中， 所述电压信号为弹性极板 214上的电压。 在此 处设置缓冲器 222的原因在于， 微机电系统芯片 210上储存的电能非常微弱， 其通过感应声压产生的电压信号无法直接驱动一般的放大器电路， 所以需要一 个输入阻抗非常大的缓冲器 222来传递电压信号， 以提供给后续的放大器或者 处理电路。
所述电荷泵 224的输出端通过滤波器 226与专用集成电路芯片 220的偏置 电压输出管脚 VPUMP相连， 所述电荷泵 224用于将低压转换为高压并输出。 请参考图 3所示， 其为图 2中的电荷泵在一个实施例中的电路示意图， 该电荷 泵包括基准电压产生电路 310、 时钟信号产生电路 320、 第一升压电路 330、 第 二升压电路 340、 第一二极管 D1和第二二极管 D2。
所述基准电压产生电路 310用于产生并输出基准电压 Vref,该基准电压 Vref 的电压值一般在 1.2V~1.5V之间。 所述时钟信号产生电路 320用于产生并输出 第一时钟信号 phi和第二时钟信号 ph2。在本实施例中， 所述时钟信号产生电路 320包括振荡器 322和时钟信号产生模块 324， 所述振荡器 322用于产生并输出 一个高频方波信号 CLK, 该方波信号 CLK的振荡频率一般在 200kHz~lMHz之 间。 关于基准电压产生电路 310和振荡器 322在现有技术中有很多种通用的结 构， 这里不再具体描述。
所述时钟信号产生模块 324包括输入端、第一输出端 phi和第二输出端 ph2， 其输入端与所述高频方波信号 CLK相连， 第一输出端输出所述第一时钟信号 phi , 第二输出端输出所述第二时钟信号 ph2， 具体为所述第一时钟信号 phi的 高电平和第二时钟信号 ph2的高电平相互交叠， 所述第一时钟信号 phi 的低电 平和第二时钟信号 ph2的低电平互不交叠， 具体请参考图 5所示。 在图 3所示 的实施例中，所述时钟信号产生模块 324的电源端与所述基准电压产生电路 310 的输出端相连，即所述基准电压 Vref为所述时钟信号产生模块 324的电源电压， 这样， 所述第一时钟信号 phi 的高电平和第二时钟信号 ph2的高电平都等于基 准电压 Vref, 所述第一时钟信号 phi的低电平和第二时钟信号 ph2的低电平都 等于地电平 （0V) 。
图 4为图 3中的时钟信号产生模块在一个实施例中的电路示意图， 该时钟 信号产生模块包括非门 NOT、 第一与非门 NAND1、 第二与非门 NAND2、 第一 延时单元 Delayl和第二延时单元 Delay2。 其中， 第一与非门 NAND1的一个输 入端与该时钟信号产生模块的输入端 in相连， 该输入端 in接收所述振荡器 322 输出的高频方波信号 CLK, 其另一个输入端与该时钟信号产生模块的第二输出 端 ph2 相连， 其输出端与第一延时单元 Delayl 的输入端相连， 第一延时单元 Delayl的输出端与该时钟信号产生模块的第一输出端 phi相连；非门 NOT的输 入端与该时钟信号产生模块的输入端 in相连， 其输出端与第二与非门 NAND2 的一个输入端相连，第二与非门 NAND2的另一个输入端与该时钟信号产生模块 的第一输出端 phi相连， 第二与非门 NAND2的输出端与第二延时单元 Delay2 的输入端相连， 第二延时单元 Dday2的输出端与该时钟信号产生模块的第二输 出端 ph2。 所述第一延时单元 Delayl和第二延时单元 Delay2用于将其接收的信 号延时一定时间后输出， 其中， 第一延时单元 Delayl的延时时间为 tl， 第二延 时单元 Delay2的延时时间为 t2， tl和 t2的设置应能保证第一时钟信号 phi和第 二时钟信号 ph2 的高电平能相互交叠， 延时电路在现有技术中有很多种通用的 结构， 这里不再具体描述。
请参考图 5所示， 其为图 4中的时钟信号产生模块接收到的方波信号 CLK 以及其输出的第一时钟信号 phi和第二时钟信号 ph2的波形图。 在一个周期中， 当第一时钟信号 phi为低电平时， 第二时钟信号 ph2为高电平； 自第一时钟信 号 phi由低电平跳变为高电平时起 t2时间后， 第二时钟信号 ph2由高电平跳变 为低电平， 此处， 第一时钟信号 phi 的高电平和第二时钟信号 ph2的高电平交 叠时间为 t2; 当第二时钟信号 ph2为低电平时， 第一时钟信号 phi为高电平； 自第二时钟信号 phi由低电平跳变为高电平起 tl时间后， 第一时钟信号 phi由 高电平跳变为低电平， 此处， 第一时钟信号 phi 的高电平和第二时钟信号 ph2 的高电平交叠时间为 tl。
请继续参考图 3所示，所述第一升压电路 330为 Dickson升压结构，其包括 N 级依次串联的升压单元， 分别为第一级升压单元 Pll、 第二级升压单元
P12 第 N级升压单元 PIN, N为大于等于 2的自然数。 其中， 每级升压 单元的电路结构都如图 6所示， 所述每级升压单元都包括一个输入端 IN, —个 输出端 OUT, 第一控制端 CP和第二控制端 CN， 结合图 3所示， 相邻两级升压 单元中的前一级升压单元的输出端 OUT与后一级升压单元的输入端 IN相连， 并且第一级升压单元 P11的输入端作为第一升压电路 330的输入端与所述基准 电压 Vref 相连， 第 N级升压单元 P1N 的输出端作为第一升压电路的输出端 P10UT,第一升压电路 330中的每级升压单元的第一控制端 CP都与所述第一时 钟信号 phi相连， 每级升压单元的第二控制端 CN都与所述第二时钟信号 ph2 相连， 即第一时钟信号 phi作为第一升压电路 330的第一开关信号， 第二时钟 信号 ph2作为第一升压电路 330的第二开关信号。 图 7中的升压单元还包括第 三二极管 D3、 第四二极管 D4、 第一电容 C1和第二电容 C2， 其中， 第三二极 管 D3和第四二极管 D4依次串联于该升压单元的输入端 IN和输出端 OUT之间， 第三二极管 D3的正极与该升压单元的输入端 IN相连， 第四二极管 D4的负极 与该升压单元的输出端 OUT相连； 第一电容 C1连接于第三二极管 D3和第四 二极管 D4之间的连接节点 A与第一控制端 CP之间； 第二电容 C2连接于该升 压单元的输出端 OUT与第二控制端 CN之间。
图 3中的第二升压电路 340与第一升压电路 330的结构相同， 其也包括 N 个依次串联的升压单元，分别为第一级升压单元 P21、第二级升压单元 P22 第 N级升压单元 P2N， N为大于等于 2的自然数。其与第一升压电路 330的区 别仅在于，互换了第一升压电路 330中每级升压单元的第一控制端 CP和第二控 制端 CN与第一时钟信号 phi和第二时钟 ph2的连接关系， 即第二升压电路 340 中的每级升压单元的第一控制端 CP与时钟信号产生电路 320输出的第二时钟信 号 ph2相连， 其第二控制端 CN与时钟信号产生电路 320输出的第一时钟信号 phi相连， 即第一时钟信号 phi作为第二升压电路 340的第二开关信号， 第二时 钟信号 ph2作为第二升压电路 340的第一开关信号。 也就是说， 第一升压电路 的第一控制端 CP和第二升压电路 340的第二控制端 CN共用第一时钟信号 phi， 第一升压电路 330的第二控制端 CN和第二升压电路 340的第一控制端 CP共用 第二时钟信号 ph2。
第一二极管 D1的正极与第一升压电路 330的输出端 P10UT相连， 其负极 与电荷泵的输出端 PUM OUT相连； 第二二极管 D4的正极与第二升压电路 340 的输出端 P20UT相连， 其负极与电荷泵的输出端 PUM OUT相连。
以下通过一个实施例， 具体介绍图 3 中的电荷泵的工作过程， 在本实施例 中， 时钟信号产生 320输出的第一时钟信号 phi和第二时钟信号 ph2为如图 5 所示的两相不交叠时钟信号， 并且第一时钟信号 phi和第二时钟信号 ph2的高 电平都等于基准电压 Vref、 低电平都为地电平 （即 0V) 。
首先介绍第一升压电路 330的工作过程。 首先由第一级升压单元 P11对所 述基准电压产生电路 310输出的基准电压 Vref进行升压转换， 参考图 6所示， 第一级升压单元 P11的第一电容 C1首先被充电， 具体为， 第一时钟信号 phi为 低电平、 第二时钟信号 ph2为高电平， 第三二极管 D3导通， 第一电容 C1被充 电， 直至节点 A的电压上升为 Vref-VD; 当时钟信号翻转时， 即第一时钟信号 phi跳变为高电平、 第二时钟信号 ph2跳变为低电平时， 节点 A的电压上升为 2 Vref-VD, 此时， 第三二极管 D3截止、 第四二极管 D4导通， 第二电容 C2被 充电， 直至第一级升压单元 P11的输出端 OUT的电压上升为 2Vref-2VD; 当时 钟信号再次翻转时， 即第一时钟信号 phi跳变为低电平、 第二时钟信号 ph2跳 变为高电平时， 第一级升压单元 P11的输出端 OUT的电压上升为 3Vref-2VD， 经过上述过程， 第一级升压单元 P11的输出端 OUT出现高电平为 3Vref-2VD， 低电平为 2Vref-2VD的高频方波信号， 其中， VD为第三二极管 D3或者第四二 极管 D4的正向导通压降。以此类推，基准电压 Vref经过第一升压电路 330的 N 级依次串联的相同结构的升压单元的升压转换后， 第一升压电路 330 的输出端 P10UT输出的方波信号的高电平为 Vref +2N (Vref-VD) ， 其低电平信号为 2N (Vref-VD) ， 即输出端 P10UT输出的方波信号的高电平和低电平信号的差值 为基准电压 Vref的电压值。
然后， 介绍第二升压电路 340的工作过程， 由于第二升压电路 340与第一 升压电路 330的结构相同， 其区别仅在于， 互换了第一升压电路 330中每级升 压单元的第一控制端 CP和第二控制端 CN与第一时钟信号 phi和第二时钟 ph2 的连接关系， 因此， 可以推得基准电压 Vref经过第二升压电路 340的升压转换 后， 第二升压电路 340的输出端 P20UT输出的方波信号的高电平为 Vref +2N (Vref-VD) ， 低电平为 2N (Vref-VD) ， 即输出端 P20UT输出的方波信号的 高电平和低电平信号的差值为基准电压 Vref的电压值。
接着， 所述第一升压电路 330的输出端 P10UT输出的方波信号和第二升压 电路 340的输出端 P20UT输出的方波信号经所述第一二极管 D1和第二二极管 D2进行耦合， 得到的耦合电压信号经所述电荷泵的输出端 PUM OUT输出。
请参考图 8所示， 其为本发明在一个实施例中， 采用两相不交叠时钟信号 作为第一时钟信号 phi和第二时钟信号 ph2时， 第一升压单元 330输出的电压 信号 P10UT和第二升压单元 340输出的电压信号 P20UT, 以及电荷泵输出的 电压信号 PUMP OUT的时序示意图。其中， P10UT端输出的方波信号的高电平 为 Vo+Vref， 低电平为 Vo， P20UT端输出的方波信号的高电平为 Vo+Vref， 低 电平为 Vo，且 P10UT端输出的方波信号的高电平和 P20UT端输出的方波信号 的高电平相互交叠， P10UT端输出的方波信号的低电平和 P20UT端输出的方 波信号的低电平互不交叠，这样的两组方波信号经所述第一二极管 D1和第二二 极管 D2耦合后， 电荷泵的 PUMP OUT端输出接近直流的电压， 该直流电压值 为 Vo+Vref-VD， VD为第一二极管 D1或者第二二极管 D2的正向导通电压， Vref为图 3中的基准电压 Vref 的电压值。 由于图 9中的 P10UT端输出的方波 信号的低电平和和 P20UT端输出的方波信号的低电平互不交叠， P10UT端输 出的方波信号的高电平和 P20UT端输出的方波信号的高电平相互交叠， 因此， 经所述第一二极管 D1和第二二极管 D2耦合后， 电荷泵的 PUMP OUT端输出 更为稳定的直流电压， 不会出现低压突变。
需要特别说明的是， 在其他实施例中， 所述第一时钟信号 phi 和第二时钟 信号 ph2的高电平也可以为除基准电压 Vref的其他电压值。
请继续参考图 2所示， 所述滤波器 226用于滤除电荷泵 224输出的 PUMP OUT信号中的高频分量以输出一个较稳定的直流偏置电压 VPUMP。 由于本发 明中的电荷泵的最后输出为一接近直流的电压， 其高频噪声非常小， 因此， 所 述滤波器 226仅包括一个第三电容 C3即可， 该第三电容 C3的一端接地， 另一 端连接所述电荷泵 224的输出端 PUMP OUT和专用电路芯片 220的偏置电压输 出端 VPUMP, 第三电容 C3的电容值可以在 5pF左右， 无需配置专门的低通滤 波器， 从而降低了专用集成电路芯片 220的成本。
综上所述， 本发明中的硅麦克风包括一个微机电系统芯片 210和一个专用 集成电路芯片 220。其中。专用集成电路 220中的电荷泵包括结构相同的第一升 压电路 330、 第二升压电路 340、 第一二极管 D1和第二二极管 D2, 第一升压电 路 330的每级升压单元的第一控制端 CP和第二升压电路 340的每级升压单元的 第二控制端 CN都与第一时钟信号 phi相连，第一升压电路 330的每级升压单元 的第二控制端 CN和第二升压电路 340的每级升压单元的第一控制端 CN都与第 二时钟信号 ph2相连， 第一升压电路 330和第二升压电路 340的最后输出通过 第一二极管 D1和第二二极管 D2耦合后作为电荷泵的 PUMP OUT。这样， 在本 发明中的电荷泵的输出端可以得到一个接近直流的偏置电压， 从而抑制电荷泵 噪声， 进而提高硅麦克风的信噪比水平， 并且由于电荷泵的最后输出为一接近 直流的电压， 因此， 只需要在电荷泵 224的输出端 PUMP OUT和专用电路芯片 220的偏置电压输出端 VPUMP之间连接一接地电容 C3即可， 无需配置专门的 低通滤波器， 从而降低了专用集成电路芯片 220的成本。 需要指出的是， 熟悉该领域的技术人员对本发明的具体实施方式所做的任 何改动均不脱离本发明的权利要求书的范围。 相应地， 本发明的权利要求的范 围也并不仅仅局限于前述具体实施方式。

Claims

权利要求
1、 一种硅麦克风专用集成电路， 其特征在于， 其包括电荷泵和偏置电压输 出端， 所述电荷泵的输出端与偏置电压输出端相连，
所述电荷泵包括第一升压电路、 第二升压电路、 第一二极管和第二二极管， 每个升压电路均包括 N级依次串联的升压单元， 每级升压单元都包括一个 输入端、 一个输出端、 第一控制端和第二控制端， 每个升压电路的相邻两级升 压单元中的前一级升压单元的输出端与后一级升压单元的输入端相连， 并且每 个升压电路的第一级升压单元的输入端作为该升压电路的输入端与一基准电压 相连， 每个升压电路的第 N级升压单元的输出端作为该升压电路的输出端， N 为大于等于 2的自然数；
第一升压电路的每级升压单元的第一控制端和第二升压电路的每级升压单 元的第二控制端都与第一时钟信号相连， 第一升压电路的每级升压单元的第二 控制端和第二升压电路的每级升压单元的第一控制端都与第二时钟信号相连， 第一二极管的正极与第一升压电路的输出端相连， 其负极与所述电荷泵的 输出端相连； 第二二极管的正极与第二升压电路的输出端相连， 其负极与所述 电荷泵的输出端相连。
2、 根据权利要求 1所述的硅麦克风专用集成电路， 其特征在于， 所述电荷 泵还包括基准电压产生电路和时钟信号产生电路，
所述基准电压产生电路用于产生并输出所述基准电压；
所述时钟信号产生电路用于产生并输出第一时钟信号和第二时钟信号， 其 中第一时钟信号和第二时钟信号为不交叠时钟信号。
3、 根据权利要求 2所述的硅麦克风专用集成电路， 其特征在于， 每级升压 单元还包括第三二极管、 第四二极管、 第一电容和第二电容， 其中， 第三二极 管和第四二极管依次串联于该升压单元的输入端和输出端之间， 第三二极管的 正极与该升压单元的输入端相连， 第四二极管的负极与该升压单元的输出端相 连； 第一电容连接于第三二极管和第四二极管之间的连接节点与第一控制端之 间； 第二电容连接于该升压单元的输出端与第二控制端之间。
4、 根据权利要求 3所述的硅麦克风专用集成电路， 其特征在于， 所述第一 时钟信号和第二时钟信号为不交叠时钟信号为所述第一时钟信号的高电平和第 二时钟信号的高电平相互交叠， 所述第一时钟信号的低电平和第二时钟信号的 低电平互不交叠。
5、 根据权利要求 4所述的硅麦克风专用集成电路， 其特征在于， 所述时钟 信号产生电路包括振荡器和时钟信号产生模块， 所述振荡器用于产生并输出一 个方波信号； 所述时钟信号产生模块包括输入端、 第一输出端和第二输出端， 其输入端与所述振荡器输出的高频方波信号相连， 第一输出端输出所述第一时 钟信号， 第二输出端输出所述第二时钟信号。
6、 根据权利要求 5所述的硅麦克风专用集成电路， 其特征在于， 所述时钟 信号产生模块包括非门、 第一与非门、 第二与非门、 第一延时单元和第二延时 单元，
第一与非门的一个输入端与所述时钟信号产生模块的输入端相连， 其另一 个输入端与所述时钟信号产生模块的第二输出端相连， 其输出端与第一延时单 元的输入端相连， 第一延时单元的输出端与所述时钟信号产生模块的第一输出 端相连； 非门的输入端与所述时钟信号产生模块的输入端相连， 其输出端与第 二与非门的一个输入端相连， 第二与非门的另一个输入端与所述时钟信号产生 模块的第一输出端相连， 第二与非门的输出端与第二延时单元的输入端相连， 第二延时单元的输出端与所述时钟信号产生模块的第二输出端相连，
所述延时单元用于将其接收的信号延时后输出。
7、 根据权利要求 1所述的硅麦克风专用集成电路， 其特征在于， 其还包括 连接于所述电荷泵输出端和所述偏置电压输出端之间的滤波器， 所述滤波器包 括第三电容， 所述第三电容的一端与所述电荷泵输出端和所述偏置电压输出端 相连， 另一端接地。
8、 根据权利要求 7所述的硅麦克风专用集成电路， 其特征在于， 其还包括 电压信号输入端、 电压信号输出端和缓冲器，
所述缓冲器的输入端与所述电压信号输入端相连， 其输出端与电压信号输 出端相连， 其用于将电压信号输入端接收到的电压信号传递给电压信号输出端。
9、 一种硅麦克风， 其特征在于， 其包括一个微机电系统和如权利要求 8所 述的专用集成电路，
所述微机电系统用于将声音信号转换为电压信号， 并将该电压信号提供给 所述专用集成电路的电压信号输入端；
所述专用集成电路的偏置电压输出端输出偏置电压给所述微机电系统。
10、 根据权利要求 9所述的硅麦克风， 其特征在于， 所述微机电系统包括 刚性极板和与刚性极板相对且相互间隔的弹性极板，
所述专用集成电路的电压信号输入端与所述弹性板相连， 所述偏置电压输 出端与所述刚性极板相连。
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