TW200847169A - Memory device architectures and operation - Google Patents

Description

200847169 九、發明說明： 【發明所屬之技術領域】 本發明一般係關於半導體記憶體裝置，且本發明尤其係 關於具有變化區塊大小之非揮發性記憶體裝置架構。” 【先前技術】 記憶體裝置典型係提供作為電腦或其他電子裝置中之内 部、半導體積體電路。存在許多不同類型之記憶體，包括 隨機存取記憶體（RAM)、唯讀記憶體（R〇M)、動態隨機存 取記憶體（DRAM)、同步動態隨機存取記憶體（8败鹰）及 快閃記憶體。 快閃記憶體裝置已發展成為非揮發性記憶體的普遍來 源，其係用於各式各樣的電子應用。快閃記憶體裝置典型 使用-電晶體記憶體單元，其允許用於高記憶體密度、古 可靠性，及低功率消耗。該等單元之臨界電壓中的改； (透過程式化電荷儲存或截獲層或其他物理現象）決定各單 元之資料值。快閃記憶體及其他非揮發性記憶體之普通: 途包括個人電腦、個人數位助理（PDA)、數位相機、數位 媒體播放器、數位記錄器、遊戲、器具、車輛、無線裝 置、蜂巢式電話及可移式記憶體模組’且非揮發性記憶體 之用途持續擴展中。 快閃記憶體典型使用稱為N 〇 R快閃及N A N D快閃的兩個 基本架構中之-。目的係從用以讀取該等裝置之邏輯衍生 出。在NOR快閃架構中，一行記憶體單元係與耗合至—位 兀線之各§己憶體單元並聯地福合。在Nand #閃架構中， 128779.doc 200847169 一^記憶體單元係僅_合至—位元線之該行 … 體單元串聯地耦合。 弟。己k 快閃記憶體及其他非揮發性 ”抹除區塊，，之區段+抹除區塊=;=㈣ 可藉由從一初始狀態改變一 取 、早70 地電程切h & 1固另…之私界電壓而選擇性 體jr:該抹除區塊之單元-般係在-横跨整 =之早i作中抹除，或回復至其初始狀態。在抹除

:f错由記憶體裝置保持之任何資料，必須在執行 抹除刼作珂首先複製至另一位置或緩衝器。 部分因為其大區塊大小，NAND裝置主要❹於儲存資 …例如音訊、視訊或影像檔案。此等檔案經常被讀取， t般並不經常修改。然而，職⑽置係日漸被設計成 為敢入式糸統。此等系統已需用於編碼及暫時參數儲存及 資料㈣H編碼及參數資料需要相對較經常修正， 需要經常及密集移動或緩衝在一區塊中欲保持的資料。隨 著記憶體密度持續增加，區塊大小亦傾向於增加，從而使 此問題惡化。 針對以上陳述的原因及以下陳述之其他原因（熟習此項 技術人士在讀取及理解本說明書時將會瞭解），在此項技 術中係有用於替代記憶體架構及其操作之需要。 【發明内容】 以下本具體實施例之詳細說明中將參考附圖，其形成本 發明的一部分，且其中藉由說明其中實現本發明之特定具 體實施例來顯示。此等具體實施例的說明已充分詳細以使 128779.doc 200847169 習知此項技術人士能實現本發明，且應了解亦可以 他具體實施例·，並可進行程序、電或 '、 發明沾…门L a機械改k而不脫離本 心月的料。因此’以下詳細說明並非限制本發明， 發明的範嘴係僅在隨附的申請專利範圍及其等效者中1 :,具體實施例之記憶體裝置包括記憶體陣列二經邏 =及且織成為一第一大小之-或多個第-記憶體抹除區 塊，及-大於該第一大小之第二大小的一 體抹除區塊。區塊大小可藉由裝置之使用者或在製 義或預定。以此方式，預期需要經常更新的資料 了儲存在對應於第-記憶體抹除區塊之位置卜而預心 =較不經常更新的資料可儲存在對應於第二記憶體： 二‘之位置中。將預期需要相對較經常更新的資料儲存 己憶體區塊利於減少記憶體單元的不必要抹除。此 卜二猎由提供較大記憶體區塊用於儲存預期需要相對較不 ^更新之資料，可在並行抹除大量記憶體單元時獲得效 〇 【實施方式】 圖1係根據本發明之一具體實施例的膽D快閃記憶體裝 置⑽之簡化方塊圖，其福合至一處理器13。成為一電子； 統的部分。電子系統之-些範例包括個人電腦、個人數位 助理(PDA)、數位相機、數位媒體播放器、數位記錄器、 遊戲、盗具、車輕、無線裝置、蜂巢式電話及類似者。處 理斋130可為-記憶體控制器或其他外部處理器。 δ 己 f思體裝置 1 〇 〇 # 技 ^一 TT-7 Ββ JU , 匕括酉己置在列及行中之記憶體單元陣 128779.doc 200847169 列104。一列解碼電路108及一行解碼電路ι1〇被提供用以 解碼位址信號。位址信號被接收及解碼以存取記情、體陣列 104。記憶體裝置100亦包括輸入/輸出（I/O)控制電路112以 管理至記憶體裝置100之命令、位址及資料的輸入，以及 • 來自記憶體裝置1〇〇之資料及狀態資訊的輸出。一位址暫 . 存器114係在I/O控制電路112及列解碼電路108與行解碼電 路110間耦合，以在解碼之前鎖存位址信號。一命令暫存 _ 器124在I/O控制電路112及控制邏輯116間耦合，以鎖存進 入之命令。控制邏輯1丨6回應用於外部處理器i 3〇之命令， 控制存取至記憶體陣列104且產生狀態資訊。控制邏輯ιΐ6 係耦合至列解碼電路i 〇8和行解碼電路丨〗〇，以回應於該等 位址而控制列解碼電路108和行解碼電路110。列解碼電路 108係根據本發明之具體實施例組態，以有利於針對正常 抹除操作選擇記憶體單元之多個實體區塊，同時允許針對 其他存取操作個別選擇記憶體單元之單一實體區塊。正常 • ㈣操作係定義為在當記憶體裝置接收其預期操作輸入時 在s己憶體裝置使用期間所執行的抹除操作。 控制邏輯m亦耗合至一快取暫存器118。當記憶體陣列 ―匕於刀別寫入或讀取其他資料時，快取暫存器118鎖存 ‘ 、藉由L制邏輯！ i 6導引之資料（進入或輸出）以暫時儲存資 料。=寫入操作期間，資料從快取暫存器118傳遞至資料 存120，用於傳輸至記憶體陣列ι〇4 ;接著新資料從 制電路112鎖存至快取暫存器118中。在讀取操作期 貝料從快取暫存器118傳遞至I/O控制電路112，用於 128779.doc 200847169 輸出至外部處理器13〇;接著新資料從資料暫存器i2〇傳遞 至快取暫存器11 8。一狀態暫存器122係在1/〇控制電路丨12 及控制邏輯116間麵合以鎖存狀態資訊，用於輸出至處理 器 130。 記憶體裝置100透過一控制連結132在控制邏輯丨16處接 收來自處理器130之控制信號。控制信號根據本發明可包 括一晶片致能、一命令鎖存致能、一位址鎖存致 能，及一寫入致能仔，五#。記憶體裝置1〇〇透過一經多 工輸入/輸出（I/O)匯流排134接收來自處理器13〇之命令信 號（或命令）、位址信號（或位址）及資料信號（或資料），且透 過I/O匯流排134輸出資料至處理器13〇。 明確言之，命令係透過][/〇匯流排134之輸入/輸出（1/〇) 接針[0 . 7]在I/O控制電路112處接收，且係寫入命令暫存 器124内。位址係透過匯流排134之輸入/輸出（1/⑺接針 [〇 : 7]在I/O控制電路112處接收，且係寫入位址暫存器ιΐ4 内。資料係透過用於8位元裝置之輸入/輸出（1/〇)接針[〇: 7]，或用於16位元裝置之輸入/輸出（1/〇)接針[〇 ·· 15]在1/() 控制電路112處接收，且寫入快取暫存器118内。資料係持 續寫入資料暫存器120内’用於程式化記憶體陣列丨〇4。至 於另一具體實施例，可省略快取暫存器11 8，且資料係直 接寫入資料暫存器120内。資料亦透過用於8位元裝置之輸 入/輸出（I/O)接針[0 : 7]及用於16位元裝置之輸入/輸出 (I/O)接針[0 : 1 5]輸出。熟習此項技術人士將理解可提供 額外電路及控制信號，且圖1之記憶體裝置已經簡化來協 128779.doc -10- 200847169 助集中在本發明。此外，儘管圖i之記憶體裝置已根據普 遍f知來描述用於接收及輸出各種信號，應注意到除非在 此明確說明’各種具體實施例不受特定信號限制及I/O組 態限制。 • 一控制暫存器126可耦合至控制邏輯116 ，以儲存一或 • 多個位址。儲存在控制暫存器126中之位址可用來定義具 有不同邏輯抹除區塊大小之記憶體陣列104的部分。例 φ 如’控制暫存器126可定義對於關聯一實體區塊各者之第 一邏輯抹除區塊的實體區塊之開始及結束位址，及對於關 耳外兩κ體區塊各者之第二邏輯抹除區塊的實體區塊之開始 及、、”束位址。應瞭解定義一開始及結束位址將不需要儲存 兩位址。例如，對於一具有兩組邏輯抹除區塊之裝置，控 制暫存為可僅儲存一位址以定義兩組邏輯抹除區塊，即第 一組之開始位址可藉由預設成為記憶體裝置之第一位址， 已儲存位址可為第一組的結束位址，第二組之開始位址可 • 為已儲存位址加1且第二組之結束位址可為藉由預設之記 憶體裝置的最後位址。控制暫存器126可回應於在控制連 、、口 132上接收的命令而載入其位址值。控制暫存器可為 ‘ 當電源切斷時將會重設之鎖存的形成。或者是，控制暫存 ‘ 器I26可另包括用於記憶體陣列1〇4之類型的記怜體單元之 非揮發性暫存器或硬程式化裝置(如保險絲)，== 源切斷時保留定義。 一軟體驅動器可包括在處理器13”成為電腦可讀指 令，以造成處理器㈣管理資料的儲存至對應於各種邏輯 128779.doc -11 - 200847169 抹除區塊大小之記憶體陣列104的不同部分。處理器130可 進一步經組態用以基於資料之特性將資料導引至不同邏輯 抹除區塊。例如，處理器13〇可基於已儲存之檔案類型、 欲儲存檔案大小、欲儲存資料之來源或一些其他準則，將 資料導引至邏輯抹除區塊。 圖2係可如在圖1之記憶體陣列丨〇4中發現之範例nand記 憶體陣列200之一部分的示意圖。如圖2中顯示，記憶體陣 列200包括字線2021至2〇4及相交位元線2〇41至2〇“。為了 易於在數位環境中定址，字線202數目及位元線204數目一 般各係二的一些乘冪。 記憶體陣列200包括NAND串206〗至206M。各NAND串包 括電晶體2081至208^^，其各位於一字線202與一位元線204 的相交處。電晶體208(在圖2中描述為浮動閘極電晶體）代 表用於資料儲存的非揮發性記憶體單元。各NAND串206之 浮動閘極電晶體208係在一或多個源極選擇閘極21 〇(如場 效電晶體（FET))，及一或多個汲極選擇閘極212(如FET)之 間串聯連接源極至汲極。各源極選擇閘極2丨〇係位於一本 機位元線204及一源極選擇線214之相交處，而各汲極選擇 閘極212係位於一本機位元線2〇4及一汲極選擇線215之相 交處。 各源極選擇閘極21 0之源極係連接至一共源極線2丨6。各 源極選擇閘極210之汲極係連接至對應NAND串2〇6的第一 浮動閘極電晶體208之源極。例如，源極選擇閘極2 1…之 汲極係連接至對應NAND串206】之浮動閘極電晶體208!的 128779.doc -12- 200847169 源極。各源極選擇閘極210之一控制閘極220係連接至源極 選擇線214。若多個源極選擇閘極210係用於一既定NAND 串206，其將會在共源極線216及NAND串206之第一浮動閘 極電晶體208之間串聯耦合。 . 各汲極選擇閘極212之汲極係連接至一本機位元線204， 用於在一汲極接點228處之對應NAND串。例如，汲極選擇 閘極21 之汲極係連接至本機位元線204!，用於在汲極接 點228丨處之對應NAND串206!。各汲極選擇閘極212之源極 ^ 係連接至對應NAND串206之最後浮動閘極電晶體208的汲 極。例如，汲極選擇閘極212!的源極係連接至對應NAND 串206〗之浮動閘極電晶體208N的汲極。若多個汲極選擇閘 極212係用於一既定NAND串206，其將會在對應位元線204 及NAND串206的最後浮動閘極電晶體208N間串聯耦合。 浮動閘極電晶體208之典型構造包括一源極230及一汲極 232、一浮動閘極234及一控制閘極236，如圖2圖顯示。浮 φ 動閘極電晶體208使其控制閘極236耦合至一字線202。係 該等NAND 206串的一行浮動閘極電晶體208耦合至一既定 本機位元線204。係該等電晶體之一列浮動閘極電晶體208 ‘ 一般係耦合至一既定字線202。電晶體208之其他形式亦可 _ 與本發明的具體實施例一起使用，如NROM、磁或鐵電電 晶體及能經程式化以假設兩個或兩個以上資料狀態中之一 的其他電晶體。雖然NAND記憶體陣列200典型係NAND架 構，但可瞭解在此項技術中之非揮發性記憶體的其他組 態。然而，在此描述的各種具體實施例不受記憶體陣列之 128779.doc -13- 200847169 架構的限制。 圖3係一成為圖i之記憶體陣列1〇4的NAND記憶體陣列 300之α卩分的示意圖，其顯示可能與本發明之具體實施 例起使用之實體區塊架構。陣列300之記憶體單元308係 • 實質上如同參考圖2所描述。如同圖3顯示，記憶體陣列 • 300經組織成為記憶體單元34〇之實體區塊。對於各種具體 實施例，各抹除區塊可含有一或多個實體區塊34〇。 ⑩ 記憶體單元之四個實體區塊，即340〇、340丨、3402及 34〇3係在圖3中描述。儘管可定義較少的實體區塊，需要 組態可含有實質上更多數目之實體區塊。各實體區塊34〇 係經描述以包括三位元線304g、3〇41及3〇42。儘管能定義 較少位元線，需要組態能含有實質上更大數目之位元線。 各實體區塊340包括一串耦合至其位元線3〇4之各者的記憶 體單元3 0 8，及其中s己憶體單元之各串搞合一源極線316。 雖然並非必須，但相鄰區塊340可共用一源極線316。例 φ 如，實體區塊34〇〇與34〇】可共用源極線316〇1，實體區塊 34〇2及34〇3可共用源極線3162·3，且依此類推。各源極選擇 閘極3 10或SGS係位於一位元線304及一源極選擇線314的 、 相交處，而各汲極選擇閘極312或SGD係位於一位元線3〇4 、 及一汲極選擇線3 15的相交處。雖然描述為僅包括一源極 运擇閘極3 10及一汲極選擇閘極3 12，但記憶體單元3 〇 §之 各串可包括同參考圖2描述的多個選擇閘極。 圖4係一 A憶體裝置之一部分的方塊圖，其顯示根據本 發明之一具體實施例的實體區塊選擇。為了產生含有多於 128779.doc -14- 200847169 貝體區塊3 4 Ό之邏輯抹哈 利於在一抹除操作期間束:，= 為每一位元線含有多個選擇，成 及程式操作期間個別選擇 ：:广’然而在讀取 次僅讀取或程式化每立後”體1^塊340’以致-實體區塊340丑用一馮技仏 』如田偶及可數 針對任何-二： 可能需要僅一實體區塊34。 可人 :、、用。在此情況下，-多個串抹除區塊

及•體區is兩個以上的偶數實體區㉖，如實體區塊340° 貝434〇2。在抹除操作期間，實體區❸叫及則2 兩者將由列解碼電路1 0以登避：Β ... 电峪08遠擇，即將會驅動實體區塊3400 及3402兩者中的字線3〇2。但在讀取及程式操作期間，僅 有實體區塊3叫或34〇2中之—將會藉由列解碼電路⑽選 擇’即僅實體區塊340滅34〇2之一中的字線3〇2將會用一傳 遞電壓或-讀取電產驅動。或者是，相鄰或多個相連實體 區塊340能形成一多個串抹除區塊。類似於先前範例，在 抹除操作期間，將會選擇多個串抹除區塊之所有實體區塊 340，但在讀取及程式操作期間，僅有構成實體區塊3扣中 之—將被啟動。且儘管先前範例集中於造成一多個串抹除 區塊之偶/奇、相鄰及相連實體區塊34〇，如在此將會瞭 解’此等邏輯抹除區塊可用實體區塊34〇的任何結合。

至於各種具體實施例，邏輯抹除區塊具有至少兩種不同 大小’即包含X實體區塊340之一或多個第一抹除區塊，及 包含Υ實體區塊34〇的一或多個第二抹除區塊，其中X係等 於或大於一之整數值，Υ係等於或大於二之整數值，且X 128779.doc -15- 200847169

不等於γ。如—範例’-記憶體裝置可具有第-抹除區 塊’其母第-抹除區塊含有一實體區塊34〇，目此一第一 抹除區駄抹除操作會每—位元線抹除記憶體單元的— 串；及第二抹除區塊，其每第二抹除區塊含有四個實體區 塊340 ’因此_第：抹除區塊之抹除操作會每—位元線抹 除記憶體單元的四個串。應瞭解電荷泵或用於產生内部電 壓之其他電路必須經設計大小，以提供足夠電流用於每— 位元線抹除記憶體單元的多個串。 圖5係一顯示邏輯之一範例的方塊圖，其利於選擇用於 抹除操作之多實體區塊340，及用於讀取及程式操作之個 別實體區塊340。圖1及3中之列解碼電路1〇8一般包括匹配 電路，其對應於分析一進入位址信號及若位址信號匹配實 體區塊之位址時啟動其對應實體區塊的各實體區塊。例 如，若位址信號drfrfr匹配實體區塊340之位址，匹配電路 5 0 8之輸出將係邏輯南’右位址信號j μ r匹配實體區塊 340’之位址，匹配電路508’之輸出將係邏輯高，且若位址 信號4山/r匹配實體區塊340π之位址，匹配電路5〇8”之輸出 將係邏輯高。 藉由增加適當邏輯，一第一或主控匹配電路的輸出可用 來選擇其對應的實體區塊，及一或多個對應於第二或從屬 電路之實體區塊。圖5僅顯示一此如何進行的範例。在圖5 中，匹配電路5 0 8之輸出係提供至AND閘極5 10的一第一輸 入，且AND閘極5 10之輸出係提供至OR閘極5 1 5的一第一 輸入。匹配電路508’之輸出若提供至OR閘極515之一第二 128779.doc -16- 200847169 輸入’且OR閘極5 15之一輸出提供用於實體區塊34〇，的選 擇。一控制信號係一需要結合多個實體區塊用於 選擇的指示。例如，若控制信號具有一邏輯低 值’ AND閘極510的輸出係邏輯低且〇R閘極515具有一回 應於匹配電路508,之輸出的輸出。然而，若控制信號

CmAe/A；具有一邏輯高值，AND閘極51〇之輸出會回應於主 控匹配電路508的輸出，若位址信號匹配實體區塊508 的位址柃，允許實體區塊5〇8,被選擇。因此，若需要選擇 多個實體區塊340用於抹除時，記憶體裝置之控制邏輯將 會β又疋控制#號CmM/Α：成為一邏輯高值，且若需要選擇 個別實體區塊340用於讀取或程式化時，設定控制信號

CmbBlkI邏輯低值。為了將多於兩個實體區塊結合成 一邏輯抹除區塊，主控匹配電路5〇8可依類似於耦合匹配 電路508至實體區塊34〇，之方式耦合至額外實體區塊。如所 述，此僅一如何可針對抹除並行地選擇多個實體區塊34〇 成為一邏輯抹除區塊，而允許針對其他操作個別選擇實體 區塊3 4 0的範例。 匹配電路508”既非一主控匹配電路亦非一從屬匹配電 路，且係回應於位址信號而獨一地選擇其對應的實體 區塊340”。以此方式，實體區塊34〇及34〇，能形成一具有兩 個實體區塊之邏輯抹除區塊，而實體區塊34〇，，能形成一具 有僅一實體區塊340”的不同邏輯抹除區塊。儘管圖5描述 一具有一實體區塊之第一抹除區塊，及一具有兩實體區塊 之第一抹除區塊，各種具體實施例可提供額外或替代邏輯 128779.doc 200847169 抹除區塊大小。 雖然圖5之範例描述一用於並行地選 之多個實體區塊的硬體組態，但存取電路^目=元線 輯區塊位址而程式化地啟動多個實體區塊。一邏 用實體區塊之任何結合來定義-邏輯抹除區塊： =際上對躲較小邏輯抹除區塊的記憶體陣列之第 u保留用於系統資料（如操作碼及暫時參數資 而一對應於較大邏輯抹除區塊的記憶體陣列之第二 保留用於相對較靜態資料儲存，例如使用者資料。保留之 部分可硬編碼進入記憶體裝置内，例如透過可溶元件的使 用，或其可程式化’如透過為各部分定義邏輯位址範圍之 料或非揮發性暫存器的設定。—般係用可程式暫存器來 疋義時序特性、電壓位準及其他用於記憶體裝置之操作彔 數。對應於不同邏輯區塊大小的記憶體陣列之額外部分亦 可加以疋義。僅作為-範例，—每—邏輯抹除區塊具有一 只體區塊之第-部分可保留用於暫時參數值，一每一邏輯 ㈣區塊具有兩實體區塊之第二部分可保留詩操作碼， 母一邏輯抹除區塊具有四實體區塊之第三部分可保留用 於，用者貧料’並且-每一邏輯抹除區塊具有八實體區塊 之第四刀可保留用於歸標資料。在抹除不同邏輯抹除區 塊N· ’ 5己fe體裝置可經組態以回應於一對應於該邏輯抹除 區塊之實體區塊的任—者之位址，使一邏輯抹除區塊的所 有實體區塊可被抹除。或者是，記憶體裝置可組態以回應 於對應於该邏輯抹除區塊之實體區塊的第一區塊之位 128779.doc -18- 200847169 址，使一抹除區塊的所有實體區塊可被抹除，但回應於對 應於该邏輯抹除區塊之任何苴每 。 ^ 1 11、他錢體區塊的位址，使實體 區塊可被個別抹除。 圖6係根據發明之_且雜香 /、體實^例的記憶體模組600的說 明:記憶體模組_係說明為一記憶體卡，雖然參考記憶 體核組600討論之概念係可應用於其他類型之可移或可攜 式記憶體（如USB快閃驅動器），且如在此使用係意欲包含 在”記憶體模組”之範嘴内。此外，雖然_中係描述一範 例形狀因數’此等概念亦可應用於其他形狀因數。 在一些具體實施例中，記憶體模組600將包括一外罩 6〇5(如描述），以封閉—或多個記憶體裝置㈣，雖然此一 外罩t於/斤有裝置或裝置應用並非必要的。根據本發明之 具體““列，至少-記憶體裝置61〇係-非揮發性記憶 體。當呈現時，該外罩6G5包括一或多個接點615，用於與 一主機裝置通信。主機裝置之範例包括個人電腦、PDA、 數位相機、數位媒體播放器、數位記錄器、遊戲、哭且、 車，、無線裝置、蜂巢式電話、記憶體卡讀取器、介面集 線為及類似者。對於一些具體實施例’接點⑴係依一標 準化'丨面之形&。例如’使用USB快閃驅動器，接點615 可依刪類型A供連接器之形式。—般而言，接點615在記 憶體模組_及—具有用於接點615之可相容接收器之主機 間提供-介面’用於傳遞控制、位址及/或資料信號。 。己LH且6〇〇可視需要包括一額外電路⑽，1可為一 或多個積體電路及/或離散組件。對於一些具體實施例， 128779.doc -19· 200847169 額外電路62G可包括—記㈣㈣器，用於控㈣跨多個 記憶體裝置610存取，及/或用於在-外部主機及-記憶體 衣置610間提供轉譯層。例如，在接點61 $數目及至一或多 個記憶體裝置610之1/〇連接數目間，可能不會是一對一對 心口此 °己隐體控制盗可選擇性地耦合一記憶體裝置

610之I/O連接（圖6未顯示）’以在適當時間於適當卵連接 ，接收適當信號’或在適當時間於適當接點615處提供適 ^號°同樣地’主機及記憶體模組6GG之間的通信協 定，可能與用於存取—記憶體裝置610所需的通信協定不 同。-記憶體控制器可接著將從—主機接收之命令序列轉 譯成為適當命令序列，以達到至記憶體裝置6ι〇之所需存 取。除了命令序列以外，此轉譯可另包括在信號電壓位準 内之改變。 韻外電路620可 77巴何个祁關功能以控 ，"犯μ紅们一 ‘ m體裝置 諸如可藉由—ASIC(應用特㈣體電路）執行之邏輯 功能。另夕卜，額外電路62〇可包括電路以限制讀取或寫入 存取至記憶體模組600，如密m杈嗜 1 ,, ,^ 碼保蠖、生物特徵量測或類 :者。額外電賴。可包括電路以指示記憶體模組6。。之: 悲。例如’額外電路咖可包括功能以決定電力是否正供 應至記憶體模組_，及記憶體模組_目前是否正被存取 =且顯示其狀態的―指示’例如當供電時之穩定光及存 人:之閃光。㉟外電路㈣可另包括被動裝置，例如解輕 口毛容器以協助調節記憶體模組刚内的電力需要。

128779.doc -20- 200847169 各種具體實施例之記憶體I置包括非揮發性記憶體陣 列，其經邏輯地組織成為至少兩個不同大小之抹除區塊。 各種具體實施例進-步提供用於並行抹除記憶體單元之多 個二體區塊’同日守提供用於針對讀取及程式操作個別選擇 .3等實體區塊。以此方式，預期需要經常更新的資料可儲 ·#在對應於具有-第-大小的第—抹除區塊之位置中而 預期相對較不經常更新的資料可儲存在對應於大於第一抹 Φ =區塊的第二抹除區塊之位置中。儲存預期需要相對較經 ¥更新的資料於較小把憶體區塊利於減少記憶體單元的不 必要抹除。此外’藉由提供較大記憶體區塊用於儲存預期 需要相對較不經常更新之資料，可在並行抹除大量記憶體 單元時獲得效率。 雖然在此已說明及描述特定具體實施例，但熟習此項技 術人士應瞭解係預期達到相同目的之任何配置可被替代用 於所示的特定具體實施例。熟習此項技術人士應瞭^本發 • 明之許多調適。因此，此申請案係意欲涵蓋本發明的任何 调適或變化。 【圖式簡單說明】 ' 圖1係具有根據本發明的一具體實施例之至少一記情體 、裝置的電子系統的功能組塊圖。 圖2係一先前技術之範例NAND記憶體陣列的_部分之示 意圖。 圖3係一 NAND記憶體陣列的一部分之示意圖，其顯示可 如與本發明之一具體實施例一起使用之實體區塊架構。 128779.doc -21 - 200847169 圖4係顯示根據本發明之具體實施例的實體區塊選擇之 一記憶體裝置的一部分之方塊圖。 圖5係顯不一根據本發明之具體實施例用於針對抹除操 作選擇多個實體區塊之邏輯，及用於其他操作之個別實體 區塊的範例之方塊圖。 ' 圖6係具有根據本發明之具體實施例的至少一記憶體裝 置的記憶體模組之功能組塊圖。 【主要元件符號說明】

100 NAND快閃記憶體裝置 104 記憶體陣列 108 列解碼電路 110 行解碼電路 112 輸入/輸出（I/O)控制電路 114 位址暫存器 116 控制邏輯 118 快取暫存器 120 資料暫存器 122 狀態暫存器 124 命令暫存器 126 控制暫存器 130 外部處理器 132 控制連結 134 輸入/輪出（I/O)匯流排 200 NAND記憶體陣列 I28779.doc -22- 200847169

202j202N 字線 2044 20½ 位元線 206i至 206m NAND 串 208J 208n 浮動閘極電晶體/記憶體單元 21〇! 源極選擇閘極 212! 汲極選擇閘極 214 源極選擇線 215 沒極選擇線 216 共源極線 230 源極 232 汲極 234 浮動閘極 236 控制閘極 300 NAND記憶體陣歹ij 302 子線 3〇4〇 位元線 304! 位兀線 3042 位元線 308 記憶體單元 310 源極選擇閘極 312 汲極選擇閘極 314 源極選擇線 315 汲極選擇線 316 源極線 128779.doc -23- 200847169

340 340, 340，’ 340〇 34〇! 3402 34〇3 508 508’ 508，， 510 515 600 605 610 615 620 實體區塊 實體區塊 實體區塊 實體區塊 實體區塊 實體區塊 實體區塊 匹配電路 匹配電路 匹配電路 AND閘極 OR閘極 記憶體模組 外罩 記憶體裝置 接點 額外電路 128779.doc -24-

Claims (1)

1. 200847169 十、申請專利範圍： 1 · 一種兄憶體裝置（1 〇〇、6 i 〇)，其包含： 非揮叙性§己憶體單元（208、308)之陣列（104、 3〇〇)，其經組織成為複數個可抹除實體區塊（34〇) ,·及 電路（108、11〇、116)，其係用於該非揮發性記憶體單 tl(208、308)之陣列（104、3〇〇)的控制及/或存取； 其中用於控制及/或存取之該電路（1〇8、11〇、116)係 經調適以定義第一邏輯抹除區塊，其具有一預定數目之 一或多個實體區塊（340);及第二邏輯抹除區塊，其具有 一預定數目之兩個或兩個以上實體區塊（34〇);及 其中該等第二邏輯抹除區塊具有一與該等第一邏輯抹 除區塊不同數目的實體區塊（34〇)。 2·如請求項1之記憶體裝置（1〇〇、61〇)，其進一步包含： 其中用於控制及/或存取之該電路（1〇8、11〇、116)係 進一步經調適以定義第三邏輯抹除區塊，其具有一預定 數目之三個或以上實體區塊（34〇);及 其中該等第三邏輯抹除區塊具有一與該等第一邏輯抹 除區塊與該等第二邏輯抹除區塊不同數目的實體區塊 (340) 〇 3 ·如明求項1之S己憶體裝置（1 〇〇、6 1 〇)，其中回應多於一位 址仏號’係可選擇该寺第二邏輯抹除區塊之一或多個實 體區塊（340)。 4·如明求項3之§己憶體褒置（1〇〇、610)，其中一第二邏輯抹 除區塊之一第一實體區塊（3 40)係當第一控制信號具有一 128779.doc 200847169 第一邏輯值時可被選擇以回應一第一位址信號，且當該 第一控制信號具有一第二邏輯值時可被選擇以回應一第 二位址信號。 5·如請求項1、3或4中任一項之記憶體裝置〇〇〇、61〇)，其 中用於控制及/或存取之該電路（1〇8、11〇、116)係進一 步經調適以若一抹除命令係伴隨對應於一第二邏輯抹除 區塊之一第一實體區塊（340)的一區塊位址時，抹除該第 二邏輯抹除區塊之各實體區塊（34〇)，且若一抹除命令係 伴隨對應於該第二邏輯抹除區塊之任何其他實體區塊 (340)的一區塊位址時，僅抹除該第二邏輯抹除區塊之一 實體區塊（340)。

   如請求項1、3或4中任一項之記憶體裝置（1〇〇、61〇)，其 中用於控制及/或存取之該電路（1〇8、11〇、116)係進一 步經調適以允許回應於其任何實體區塊（34〇)的一位址， 而抹除一第二邏輯抹除區塊之各實體區塊（34〇卜 如請求項1、2、3或4之記憶體裝置（1⑽、61〇)，其中用 於控制及/或存取之該電路（1〇8、11〇、116)係進一步經 調適以致若-抹除命令係#隨對應於一第一邏輯抹除區 塊^第一實體區塊（340)的一區塊位址時，抹除該第一 f輯抹除區塊之各實體區塊（34〇)，且若一抹除命令係伴 隨對應於該第一邏輯抹除區塊之任何其他實體區塊(34〇) 的區塊位址日守，僅抹除該第一邏輯抹除區塊之一實體 區塊（340)。 、 8·如晴求項1、2、3或4之記憶體裝置（1〇〇、61〇)，其中各 128779.doc 200847169 邏輯抹除區塊包括實體區塊（340)之一相連組。 9·如請求項1、2、3或4之記憶體裝置（100、61〇)，其中用 於控制及/或存取之該電路（108、110、116)係進一步經 調適以回應於一對應於該等實體區塊（34〇)之一的單一信 说位址’在一正常抹除操作期間並行地選擇一邏輯抹除 區塊的該等實體區塊（340)之兩個或兩個以上區塊，且回 應於對應該等已選定區塊之各區塊的位址信號，在其他 存取操作期間個別地選擇相同實體區塊（34〇)。 1〇·如請求項1、2、3或4之記憶體裝置（100、610)，其中非 揮發性記憶體單元（208、308)之該陣列（1〇4、300)係配 置在列及行中，其中複數個位元線選擇性地|禺合至該等 d 體單元（208、308)之行，及複數個字線耦合至該等 5己憶體單元（2〇8、308)之列，其中該等記憶體單元 (208、308)之該等行係進一步分組為記憶體單元（2〇8、 308)之串（2〇6)，各串（206)包含複數個記憶體單元（208、 308) ’其係依一串聯方式|禺合。 11.如請求項10之記憶體裝置（100、61〇)，其中用於控制及/ 或存取非揮發性記憶體單元（208、308)之該陣列（104、 300)的該電路（log、no、116)係進一步經調適以回應於 一單一位址信號而並行地抹除關聯相同位元線之記憶體 單元（208、308)的多於一串（206)。 12·如請求項10之記憶體裝置（1〇〇、61〇)，其中用於控制及/ 或存取非揮發性記憶體單元（208、308)之該陣列（1〇4、 3〇〇)的該電路（108、110、116)係進一步經調適以並行地 128779.doc 200847169 驅動關聯相同位元線之記憶體單元（208、308)的多於一 串（206)之字線。 13 ·如凊求項12之記憶體裝置（100、610)，其中用於控制及/ 或存取非揮發性記憶體單元（208、308)之該陣列（1〇4、 3〇〇)的該電路（1〇8、110、116)係進一步經調適以回應於 該單一位址信號而並行地驅動關聯相同位元線之記憶體 單元（208、3〇8)的多於一串（206)之字線。 14·如請求項i、2、3或4之記憶體裝置（1〇〇、61〇)，其中該 等記憶體裝置（100，610)係一記憶體模組（6〇〇)之一組 件，該記憶體模組（600)包含選擇性耦合以存取兩個或兩 個以上記憶體裝置（100、61〇)之線的複數個接點（615)。 15·如清求項i、2、3或4之記憶體裝置（1〇〇、61〇)，其中該 °己ί*思體I置（1〇〇，610)係一包含一外罩（6〇5)的記憶體模 組（600)的一組件，該外罩（6〇5)具有複數個接點（615)， 及一或多個記憶體裝置（1〇〇、61〇)被封閉在該外罩（6〇5) 中且選擇性地耦合至該複數個接點（6丨5)。 16·如請求項1、2、3或4之記憶體裝置（1〇〇、61〇)，其中該 圯fe體裝置（100、610)係一包含一處理器之電子系統的 一組件，且一或多個記憶體裝置（100、610)耦合至該處 理器。 17•一種操作一記憶體裝置⑽、610)的方法，憶體裝 置（100、610)具有非揮發性記憶體單元（2〇8、3〇8)之一 陣列（104、300)，其係配置在可抹除實體區塊（34咐， 吕亥方法包含： 128779.doc 200847169 決定一欲儲存在非揮發性記憶體單元（208、3〇8)之該 陣列（104、300)的資料之特性；及 基於該資料之該特性將該資料儲存在非揮發性記憶體 單元（208、308)之該陣列（1〇4、3〇〇)的複數個預定義部 分之一中； 其中該陣列（104、300)之該等預定義部分之各者包含 成組之邏輯抹除區塊，各邏輯抹除區塊包含一或多個實 體區塊（340)，且各組邏輯抹除區塊包含具有相同數目之 實體區塊（340)的邏輯抹除區塊；及 其中該等預定義部分之各者在其對應組之邏輯抹除區 塊的該等邏輯抹除區塊中具有一不同數目的實體區塊 (340) 〇 18·如請求項π之方法，其中決定資料之一特性包含決定該 資料之一檔案類型、該資料之一大小及該資料的一來源 中至少一者。 19.如請求項17或18之方法，其中將該資料儲存於非揮發性 記憶體單元（208、308)之該陣列（1〇4、300)的複數個預 定義部分之一中，包含將該資料儲存於包含一組邏輯抹 除區塊之非揮發性記憶體單元（208、3〇8)的該陣列 (104、300)之複數個預定義部分之一中，其中該等邏輯 抹除區塊之各者包含實體區塊（340)之一相連群組。 20· —種操作一記憶體裝置（100、610)的方法，該記憶體裝 置（100、610)具有非揮發性記憶體單元（2〇8、3〇8)之一 陣列（104、300)，其係配置在可抹除實體區塊（34〇)中， 128779.doc 200847169 該方法包含： 回應於一對應於一第一實體區塊（340)之記憶體單元 (208、308)的位址，選擇該第一實體區塊（34〇)，及將該 第一實體區塊（340)之該等記憶體單元（2〇8、3〇8)置於一 . 初始狀態； 、 回應於對應於该弟一實體區塊（340)之記憶體單元 (208、308)的該位址，選擇至少一第二實體區塊（34〇)， 及將至少該第二實體區塊（340)之該等記憶體單元（2〇8、 _ 308)置於該初始狀態中，而將該第一實體區塊（340)之該 等記憶體單元（208、308)置於該初始狀態中；及 將該第一實體區塊（34〇)之一記憶體單元置於一第二狀 態中，其係與將該第二實體區塊（34〇)之任何該等記憶體 單元（208、308)置於該第二狀態中獨立進行。 21 ·如請求項20之方法，其進一步包含： 回應於對應於该弟一實體區塊（340)之記憶體單元 φ (208、308)的該位址，選擇該第一實體區塊（340)，用於 將該第一實體區塊（340)之任何該等記憶體單元（2〇8、 3 08)置於該第二狀態中；及 ‘ 回應於一對應於该弟二實體區塊（340)之記憶體單元 (208、308)的位址，選擇該第二實體區塊（340)，用於將 該第二實體區塊（340)之任何該等記憶體單元（2〇8、3〇8) 置於該第二狀態中。 22·如請求項20或21之方法，其中將至少該第二實體區塊 (340)之該等記憶體單70(208、308)置於該初始狀態中， 128779.doc 200847169 而將該第一實體區塊（340)之該等記憶體單元（208、3〇8) 置於該初始狀態中，包含在一單一抹除操作期間抹除該 等第一及第二實體區塊（340)之該等記憶體單元（2〇8、 308) 〇 23.如請求項2〇之方法，其進一步包含·· 對於該等實體區塊(3 40)之一第一部分，在一單一抹除 操作期間抹除一第一數目之實體區塊（34〇)，其中該第一 數目係一等於或大於一之整數值；及 對於該等實體區塊（340)之一第二部分，在一單一抹除 操作期間抹除一第二數目之實體區塊（34〇)，其中該第一 數目係一等於或大於二之整數值，且該第二數目不等於 該第一數目。 、 24·如請求項23之方法，其進一步包含： 個別地讀取或程式化該等第一及第二部分之該 區塊（340)。 、篮 25·如請求項23之方法，其進一步包含： 對於該等實體區塊（340)之一第三部分，在一 _ 旱—彳灰 操作期間抹除一第三數目之實體區塊（34〇)，其中1 #二 數目係-等於或大於三之整數值’且該第三數目:二： 於該第一數目亦不等於該第二數目。 +等 26.如請求項23之方法，其中在_單—抹_ 等實體區塊之一第一部分來抹除一 ’針對该 區塊（340)包含： 裝目之實體 回應於一 對應於串聯連接非揮發性記憶體單 元（208、 128779.doc 200847169 3=之該第-串⑽)的第—位址，抹除選擇絲合至一 弟-^線的串聯連接轉發性記憶體單元⑽8、灣 之一第一串（206);及 回應於該第一位址’抹除選擇性輕合至該第一位元線 的串聯連接非揮發性記憶體單元⑽、3G8)之-第二串 ()同％抹除串聯連接非揮發性記憶體單元（通、 308)之該第一串（2〇6)。 27.如請求項26之方法，其進一步包含： 斤弋化串^連接非揮發性記憶體單元（2〇8、3〇8)之該 弟-串（2G6) ’其係與程式化串聯連接非揮發性記憶體單 疋⑽、3G8)之㈣：串⑽)獨立地進行。 28·如請求項26之方法，其進一步包含： 回應於該第一位址，抹除選擇性輕合至該第一位元線 的串聯連接非揮發性記憶體單元（2G8、3G8)之-第三串 (2〇6) ’同時抹除串聯連接非揮發性記憶體單元(2〇8、 308)之該第一串（2〇6); 斤i式化串聯連接非揮發性記憶體單元（施、3叫之該 第串（206) ’其係與程式化串聯連接非揮發性記憶體單 元（2〇8、308)之該第三串（2〇6)獨立地進行；及 斤程式化串聯連接非揮發性記憶體單元（2〇8、3〇8)之該 第一串（206) ’其係與程式化串聯連接非揮發性記憶體單 兀（208、308)之該第三串（2〇6)獨立地進行。 I28779.doc