TW200527427A - Memory buffer device integrating refresh - Google Patents

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200527427 (1) 九、發明說明 【發明所屬之技術領域】 本發明係有關一種結合更新之記憶體緩衝器裝置。 【先前技術】 隨著能更快速地儲存以及擷取資料的需求不斷增加， 記憶體裝置（包含隨機存取記憶體（DRAM )裝置）持續 變的更快。隨著記憶體裝置速度的增加，記憶體介面和記 憶體匯流排速度增加的需求亦隨之而來，記憶體介面和記 憶體匯流排係用來與這些記憶體裝置傳達位址、命令與資 料。由於這些訊號的速度持續增加，人們開始關心是否仍 能夠持續目前匯流由記億體控制器提供給多個記億體裝置 (如雙行記憶體裝置（DIMM ))之大部分訊號的實施方 式。 增加速度同時增加節省電源的要求開始使如何使用記 憶體介面與記憶體匯流排之有效率的增加亦受到關注，使 得尋找方法來減低通訊位址以及/或命令中酬載（ overhead )的問題因應而生，其中該標頭係來自以及至記 憶體裝置之資料交流中必要者。由於不斷需要能更快速地 傳輸資料，已開始將任何記憶體介面以及/或記憶體匯流 排作爲傳輸位址或命令之用途視爲錯失的機會’那些所耗 費的時間與電子能量應該用來傳輸資料。 【發明內容及實施方式】 -5- 200527427 (2) 爲了解釋本發明，於下的說明中將列舉各種細節能更 詳盡地理解本發明。但是，熟悉該項技藝者明瞭實施本發 明係不需要這些特定細節。 本發明實施例係有關於合倂記憶體模組中記億體單元 更新之支援，代替透過記憶體控制器中電路記憶體單元之 更新或者一起進行。雖然於下係圍繞DRAM裝置來討論 ，其中的記憶體單元係安排成多個與列之二維行陣列，但 熟悉該項技藝者應能了解到實施此後要求專利權保護的本 發明係可支援任何種類的記憶體裝置，其具有安排成數種 方式的記憶體單元，包含插敘庫（interleaved bank)、二 維以上的陣列（亦即兩部分以上的位址），內容-可定址 (content-addressable)等等。並且，雖然於下至少一部 分的討論係圍繞在電腦系統中記憶體裝置，但熟悉該項技 藝者應能了解此後要求專利權保護的本發明之實施可與具 有記憶體裝置之其他電子裝置有關。 第1圖爲利用記憶體系統一實施例的簡化方塊圖。記 憶體系統1 00至少部分的由透過記憶體匯流排1 80a - c以 一連串點對點連結而耦合在一起之記憶體控制器1 70以及 記憶體裝置1 90a - c所組成。熟悉記憶體系統設計之技術 者能迅速了解到第1圖僅描畫一種相當簡單的記億體系統 形式，其他實施例亦可行，其中組件之確切的排列與組合 可減少、增加或替代而不脫離本發明於後申請專利的範圍 與精神。例如，雖然記憶體系統係顯示具有三個記憶體裝 置1 90a - c，透過一條點對點連結鍊耦合至由記憶體控制 -6- 200527427 (3) 器提供的僅一個記憶體介面，熟悉此技術者能迅速了解到 其他可能的記億體系統1 00的實施利可由耦合不同數量記 憶體裝置之多條平行點對點連結鍊所組成。 記憶體控制器I 7 0控制由記憶體裝置1 9 0 a - C執行的 功能，藉此作爲提供獨立耦合至記憶體控制器1 7〇之外部 裝置（未圖示）對於記憶體裝置1 9〇a - c存取的一部分。 詳言之，耦合至記憶體控制器1 7 0之外部裝置發出命令給 記億體控制器1 7 0，以儲存資料於一或多個記憶體裝置 190a — c，以及自一或多個記憶體裝置190a — c擷取已儲 存之資料。記憶體控制器1 7 0以具有配合記憶體匯流排 1 8 0 a之時序及協定的格式接收命令並發送給記憶體裝置 190a— c。實際上，回應來自外部裝置之讀取與寫入命令 ，記憶體控制器170協調針對記憶體裝置190a— c中記憶 體單元之存取。於各種實施例中這些功能支援中，記億體 控制器1 70亦可協調必需在記憶體裝置1 90a - c中記憶體 單元上執行的各種維修操作，以確保儲存於記憶體裝置 j 90a — c中資料受到維護。該維修操作可包含定期更新操 作之啓動，特別係若記憶體裝置1 90a - c至少部分地根據 DRAM儲存技術。 各記憶體匯流排1 80a - c提供點對點連結，亦即，一 種匯連排，其中大部分構成該匯流排之訊號僅連接兩個裝 置。將大部分訊號連接限於兩個裝置有助於維持那些大部 分訊號之完整性以及所希望的電子特性，藉此更容易支援 高速訊號可靠的傳輸。記憶體控制器1 70透過記憶體匯流 -7- 200527427 (4) 排1 8 0 a耦合至記憶體裝置1 9 0 a，於記憶體控制器1 7 0與 記憶體裝置1 90a之間形成點對點連結。同樣的，記憶體 裝置190a透過記憶體匯流排180b更耦合至記憶體裝置 1 90b，而記憶體裝置190b透過記憶體匯流排1 80c更耦合 至記憶體裝置1 90c。記憶體控制器1 70與記億體裝置 1 90a間的位址、命令以及資料透過記憶體匯流排1 80a直 接傳輸，而記憶體控制器170與記憶體裝置190b以及 1 90c間的位址、命令以及資料透過中間的記憶體裝置 1 90a以及記憶體匯流排傳輸。 記憶體匯流排180a - c可由各種不同位址、命令及/ 或資料訊號線組成，於不同導體或共同導體上以多路傳輸 方式連續的以不同相位傳達位址、命令及/或資料。取而 代之，也或許合同該等不同的訊號線，以各種方式將傳輸 用之位址、命令及/或資料編碼及/或以封包方式傳輸。 熟悉該項技藝者應迅速瞭解到，許多時序、訊號與協定形 式可用於兩裝置間點對點匯流排上之傳輸。另外，可將組 成各種可能的記憶體匯流排1 80a- c實施例的各種訊號線 精確的特性與量配置成與數個可能的記憶體介面進行有意 義的溝通，該等記憶體介面包含目前普遍使用的介面或正 在硏發當中的新介面。在於各種訊號線上的活動應與一時 脈訊號協調的實施例中（如同步記憶體匯流排），或許在 控制訊號線中，一或多個訊號線係作爲於各記憶體匯流排 1 80a— C之上傳送時脈訊號。 各記憶體裝置190a— c係分別由介面緩衝器192 a— c -8- 200527427 (5) 以及儲存陣列1 9 9 a - c各一個所組成’其中於各記億體裝 置190a— c中對應的介面緩衝器192a—c以及儲存陣列 1 9 9 a — c耦合在一起。各儲存陣列1 9 9 a — c係由記憶體單 元陣列組成’該記憶體單元爲實際資料儲存所在。於一些 實施例中，各儲存陣列1 9 9 a - c可由單一積體電路組成（ 或同時合倂對應的介面緩衝器1 9 2 a - c之單一積體電路） ，而在其他實施例中，儲存陣列199a— c可由多個積體電 路組成。於各種可能的實施例中，可分別由與組成儲存陣 歹ϋ 199a— c之一或多個積體電路不同的一或多個積體電路 組成介面緩衝器1 9 2 a - c。 並且，在各種可能實施例中 ，各記憶體裝置190a — c可以單行記憶體模組（SIMM) 、單行插腳（SIPP )、雙行記憶體模組（DIMM )或任何 熟悉該項技藝者已知的其他形式實施。 介面緩衝器192a— c提供對應儲存陣列199a-（：與一 或多各記憶體匯流排1 8 0 a - c之間的介面以於各儲存陣列 199a- c與記憶體控制器170之間指揮位址、命令以及資 料的傳輸。在記憶體裝置1 90a的情況中，介面緩衝器 192a將欲於記憶體控制器170與記憶體裝置190a之間傳 輸的位址、命令以及資料指引到儲存陣列1 9 9 a，同時允 許讓欲於記憶體控制器1 70與其他記憶體裝置（如記憶體 裝置1 9 0 b與1 9 0 c )之間傳輸的位址、命令以及資料通過 介面緩衝器192a。於記憶體裝置190a — c之一些實施例 中，尤其是其中儲存陣列1 99a - c係由多個積體電路組成 ’介面緩衝器1 92a - c可提供介面給與廣泛使用之記憶體 -9- 200527427 (6) 裝置相容的儲存陣列199a — c，其中有DRAM裝置，例如 快速分頁模式（FPM )記憶體裝置、延伸資料輸出（EC)〇 )、雙埠視訊隨機存取記憶體（dual-port VRAM )、窗 RAM、單資料速率、雙資料速率、RAMBUS ™ DRAM等 等。 第2圖爲利用記憶體系統實施例之另一方塊圖。記憶 體系統2 00至少一部份由透過記憶體匯流排2 80a以點對 點連結耦合在一起之記憶體控制器2 70以及記憶體裝置 2 90所構成。雖然第2圖僅顯示一個記憶體裝置（亦即記 億體裝置290 )連結至記憶體控制器270，這僅是爲了簡 化說明之sB憶體系統組態的一個範例，且如第2圖中暗示 ，記憶體裝置290之介面緩衝器2 92可提供透過記憶體匯 流排2 80b與另外的裝置形成點對點連結的能力。 記憶體控制器270控制由記億體裝置290執行的功能 ，作爲提供耦合至記憶體控制器2 7 0的另一裝置（如控制 裝置22 0 )存取記憶體裝置290的一部份。詳言之，控制 裝置220發出命令給記憶體控制器270以儲存資料至並擷 取資料自記憶體裝置290。因此，記憶體控制器2 70協調 針對記憶體裝置290中記憶體單元之存取，以回應來自控 制裝置220之讀取與寫入命令而儲存與擷取資料。於一些 實施例中，記憶體控制器270可合倂具有命令緩衝器279 之排序電路2 77，以儲存並重新排序來自控制裝置220之 資料儲存以及擷取命令，而在記憶體匯流排2 8 0 a以及/ 或記憶體裝置290各種可能的特性下，產生更有效率地依 -10- 200527427 (7) 序排列的讀取與寫入命令序列。 記憶體裝置2 9 0提供數個記憶體單元以 些資料可提供給控制裝置220以及/或由控 求’那些記憶體單元安排成儲存陣列299之 裝置290中介面緩衝器292接收記憶體匯济 來的讀取與寫入命令，並依照命令，存取儲 適當的記憶體單元，以儲存或擷取資料。除 資料外，可對儲存陣列299中記憶體單元執 作，確保儲存於記憶體單元中資料被保護， 操作可包含定期更新操作，特別係若儲存陣 份地根據DRAM儲存技術。欲進行這種更 緩衝器292包含邏輯，以足夠防止已儲存資 的間格啓動更新操作。此種啓動更新操作的 新計時器294，提供更新操作發生之間格時 /或更新追蹤邏輯295，在儲存陣列299中 少一部份排列成行與列的二維陣列時的實施 存陣列299中記憶體單元即將更新的下一列f 在一些實施例中，介面緩衝器2 92中啓 邏輯可設計及/或程式化成爲以機會方法執 其中介於儲存陣列299的讀取及/或寫入存 用時間〃係用來執行更新操作。此種機會方 讀取或寫入操作之執行的延遲。於某些變化 衝器292中邏輯可根據最短無動作期間的出 憶體匯流排280a上的其他行爲模式的出現 儲存資料，這 制裝置2 2 0要 陣列。記憶體 [排2 80a上往 存陣列299中 了儲存與擷取 行各種維修操 以及這種維修 列2 9 9至少部 新操作，介面 料流失之頻率 邏輯可包含更 間基準，以及 記憶體單元至 例中，決定儲 均列位址。 動更新操作的 行更新操作， 取之間的 ' 無 式得嘗試避免 例中，介面緩 現及/或在記 ，作爲無用時 -11 - 200527427 (8) 間出現時或即將出現的指標。可設計及/或程式化 面緩衝器292中邏輯’以解釋當記憶體控制器270 億體匯流排2 8 0a電源的時間，作爲執行更新操作 〇 於其他實施例中，可設計及/或程式化記憶體 270中的邏輯，以提供介面緩衝器292即將來臨的 間及/或無用時間開始的指標。這可使記憶體控制 啓動的位址、命令及/或資料傳輸以及介面緩衝器 行之更新操作有更好的協調。於記憶體控制器270 序電路2 7 7及/或命令緩衝器2 7 9以更有效率地安 執行的命令的變化例中，記憶體控制器2 7 0可提供 衝器2 92即將或正在發生無用時間之時間長度的指 無論用來辨識、選擇或指示啓動更新操作時機 爲何，可設計及/或程式化介面緩衝器2 9 2，以要 或防止讀取及/或寫入操作來接納更新操作的發生 的情況可發生在當更新操作已經開始或已經經過一 的時間沒有啓動更新操作而必須執行一或多個更新 可設計及/或程式化介面緩衝器292以指示記憶體 2 7 〇於某時間某讀取及/或寫入操作無法執行。這 可連同狀態訊號一起傳輸經過記憶體匯流排2 8 〇 a 新操作正在執行之特定指示給記憶體控制器2 7 〇， 動防止記憶體控制器2 7 〇在當時傳送涉及儲存陣列 讀取及/或寫入操作命令。或者，爲了回應記憶體 270嘗試傳送涉及儲存陣列2 99之讀取及/或寫入 此種介 關閉記 的時機 控制器 無用時 器270 292執 使用排 排即將 介面緩 的機制 求延遲 。這樣 段足夠 操作， 控制器 個指示 提供更 也許主 299之 控制器 操作命 -12- 200527427 (9) 令，介面緩衝器2 9 2所提供的指示可爲''忙碌〃指示的形 式。此種、、忙碌〃指示可以匯流排重試訊號的形式傳給記 憶體控制器2 70，使得爲了提供額外的時間來執行或完成 更新操作而讀取或寫入命令接受，需再嘗試於記憶體匯流 排28 0a上傳輸讀取或寫入命令。 無論延遲或防止涉及儲存陣列299之讀取及/或寫入 操作來接納更新操作的機制爲何，於一些實施例中，可設 計及/或程式化記憶體控制器270執行涉及其他儲存陣列 之讀取及/或寫入操作，或許在透過記憶體匯流排28〇b 之其他記憶體裝置中。或者，於其他實施例中，記憶體控 制器270可藉由關閉記憶體匯流排電源以回應某讀取及/ 或寫入操作之延遲或防止，直到之後得以執行讀取及/或 寫入操作之時間。 第3圖係利用記憶體系統實施例之又一方塊圖。類似 第2圖之記憶體系統200，記憶體系統3 00至少一部份由 透過記憶體匯流排3 8 0a以點對點連結耦合在一起之記億 體控制器3 7 0以及記憶體裝置3 9 0所構成。雖然第2圖僅 顯示一個記憶體裝置（亦即記憶體裝置3 90 )連結至記憶 體控制器3 7 0，爲了簡化說明這僅是記憶體系統組態的一 個範例，且如第3圖中暗示，記憶體裝置3 9 0之介面緩衝 器3 92可提供透過記憶體匯流排3 8 0b與另外的裝賡形成 點對點連結的能力。 記憶體控制器3 7 0控制由記憶體裝置3 9 〇執行的功能 ’作爲提供耦合至記憶體控制器3 70的另一裝置（如控制 -13- 200527427 (10) 裝置3 2 0 )存取記憶體裝置3 9 0的一部份。詳言之，記憶 體控制器3 7 0協調針對記憶體裝置3 9 〇中記憶體單元之存 取，以回應來自控制裝置320之讀取與寫入命令而儲存與 擷取資料。於各種可能的實施例中，記憶體控制器3 7 〇可 包含具有更新計時器374及/或更新追蹤邏輯375之更新 電路3 72，以啓動及/或協調耦合至記憶體控制器3 70之 諸如記憶體裝置3 90的一或多個記憶體裝置中記憶體單元 之更新。並且，於各種可能的實施例中，記憶體控制器 370可包含命令緩衝器379之排序電路377，以儲存並重 新排序來自控制裝置3 2 0之資料儲存以及擷取命令，而在 記憶體匯流排3 8 0a以及/或記憶體裝置3 9 0各種可能的 特性下，產生更有效率依序排列讀取與寫入命令序列。 記憶體裝置3 90提供數個記憶體單元以儲存資料，這 些資料可提供給控制裝置320以及/或由控制裝置3 20要 求。記憶體裝置3 90中介面緩衝器3 92接收記憶體匯流排 3 8 0 a上往來的讀取與寫入命令，並依照命令，存取儲存 陣列3 99中適當的記憶體單元，以儲存或擷取資料。爲了 支援於儲存陣列3 9 9中記億體單元，介面緩衝器3 9 2包含 啓動更新操作之邏輯，包含更新計時器3 9 4 ’以及/或更 新追蹤邏輯3 9 5。 於某些實施例中’控制於儲存陣列3 9 9中記憶體單元 之更新操作的工作可分散於更新電路3 7 2與介面緩衝器 3 92之間。在某些時間中’較佳更新電路372控制更新操 作，而在其他時間，由記憶體裝置3 9 0中介面緩衝器392 -14- 200527427 (11) (以及其他記億體裝置中現有對應的介面緩衝器）控制更 新操作，其更新方式與更新電路3 72的任何控制大約無關 〇 在許多實施例中各種時間中，更新電路3 72控制更新 操作。可利用記憶體控制器3 7 0中排序電路3 7 7之資訊的 優勢，亦即對於可能儲存於命令緩衝器3 7 9中目前正在執 行以及即將執行的命令之自然狀態，以協調產生更新操作 的時間，以減低讀取/寫入指令由於更新操作執行而受到 延遲的情形。再者，記憶體系統3 00具有一個以上記憶體 裝置（如記憶體裝置3 90 )的可能實施例中，更新電路 3 7 2可協調數個記憶體裝置之更新操作，使得當在一個記 憶體裝置上執行讀取/寫入操作的同時，令一或多個其他 記憶體裝置進行更新操作。 在許多實施例中其他時間中，可能在爲了減低記憶體 系統3 00的總耗電量時，記億體控制器3 70使記憶體匯流 排3 8 0 a (以及可能記憶體匯流排3 8 Ob )電源關閉期間中 ，由介面緩衝器3 92控制更新操作。這種情況在記憶體匯 流排3 8 0a時脈速度和/或訊號特性會使得即使記憶體匯 流排3 8 0 a上不發生位址、命令及/或資料傳輸卻仍頗耗 電的實施例中經常會發生。很可能使儲存陣列3 99中記憶 體單元進入較低電源狀態並不如關閉記憶體匯流排3 8 0 a 電源來的理想，因爲儲存陣列3 9 9中記憶體單元進入及/ 或出去低電源狀態比關閉及/或開啓匯流排電源3 8 0 a花 費更多時間。 -15- 200527427 (12) 在許多可能的實施例中，有可能依照記憶體匯流排 3 8 0 a的狀態或活動程度，以一片刻一片刻需求驅動爲準 ，於更新電路3 72以及介面緩衝器3 90之間來回移交更新 操作的控制。當有很多傳輸發生在記憶體匯流排3 8 0 a上 時，可能最理想由更新電路3 72控制更新操作’以更有效 率的使用儲存陣列3 9 9。或者，可能最理想由介面緩衝器 3 92控制更新操作，以增加記憶體匯流排3 8 0 a用來傳輸 更多位址、資料以及/或命令而非更新命令之可用率。當 在較少傳輸發生於記憶體匯流排3 8 0 a上時’又有可能最 理想由介面緩衝器3 92控制更新操作，使記憶體匯流排 3 8 0 a能於那幾個傳輸發生之間短期的關閉電源，同時儲 存陣列3 99中記憶體單元仍維持完全活動，以準備回應下 個讀取/寫入命令。 在介面緩衝器3 9 0以及儲存陣列3 99係整合在不同積 體電路的實施例中，特別是當儲存陣列3 9 9由多個積體電 路構成的實施例中，組成儲存陣列3 99之各積體電路可包 含個別的本身更新邏輯電路，用於當記憶體系統3 00降低 成沒有讀取/寫入操作會發生但記憶體單元中仍保有資料 的低電源狀態之情形。 同時參照第2圖與第3圖，在記憶體系統包含一或多 個記憶體裝置的實施例中，於各記憶體裝置中用於更新操 作之含有邏輯之介面緩衝器的設置可用來致能多個記憶體 裝置中更新操作平行獨立的執行。實際上，藉由移除酬載 ’可大幅增加各儲存陣列中記憶體單元的使用效率及/或 -16- 200527427 (13) 各匯流排上有效頻寬，其中該酬載係因具有更新電路 憶體控制器內中心控制並協調多個匯流排上及/或多 憶體裝置上的更新操作而產生。 第4圖顯示利用電腦系統之實施例的簡化方塊圖 腦系統400至少部份由處理器410、系統邏輯420及 體裝置490a — c組成。系統邏輯420耦合至處理器4: 執行各種支援處理器4 1 0的功能，包含使用系統邏輯 中的記憶體控制器470來提供處理器4 1 0對於記憶體 49 0a- c的存取，該等記憶體裝置490a— c同樣耦合 統邏輯420。處理器410、系統邏輯420及記憶體 490a- c組成一種形式的電腦系統400核心，能夠支 理器 4 1 0對於機器可讀取指令的執行以及記憶體 4 9 0 a - c中資料與命令的儲存。 於許多實施例中，處理器4 1 0可以爲各種的處理 包含能執行廣爲人知與使用的'' X 8 6 〃指令集至少一 的處理器，而於其他實施例中，可有一個以上的處理 於許多實施例中，記憶體裝置490a - c可爲各種動態 存取記憶體（DRAM )，包含快速分頁模式（FPM ) 體裝置、延伸資料輸出（EDO )、單資料速率或雙資 率形式的同步動態RAM ( SDRAM )、各種利用 RAMBUS ™技術之RAM等等之任一種，並且記憶體 器4 70針對使用的記憶體種類提供邏輯420適當的介 記憶體裝置490a - c之記憶體單元至少一部份係安排 維陣列的行與列。熟悉該項技藝者應瞭解到’三個記 於記 個記 。電 記憶 I 0並 420 裝置 至系 裝置 援處 裝置 器， 部份 器。 隨機 記憶 料速 控制 面。 成二 憶體 -17- 200527427 (14) g置4 90a— c的描畫僅爲可能係電腦系統或其他電子系統 一部份的記憶體系統的一個範例，可使用不同數量記憶體 裝置而不會脫離於後本發明申請專利之範圍與精神。 於一些實施例中，系統邏輯4 2 0耦合至並且提供處理 器410儲存裝置46〇之存取，藉此可存取儲存媒體46 !所 載之資料及/或命令。儲存媒體4 6 1可爲熟悉該項技藝者 瞭解的多種種類與技術任一種，包含C D或D V D RO Μ、 磁碟或光碟、光磁碟、磁帶、半導體記憶體、紙或其他材 料上之字體或穿孔等等。於一些實施例中，非揮發性記憶 體裝置43 0可耦合至系統邏輯420 (或電腦系統400其他 部分）並當電腦系統重新啓動或初始時（例如當電腦系統 400開啓時）提供一連串初始命令的儲存，以執行準備電 腦系統400正常使用所需之工作。於這種實施例的一些變 化例中，當初始或重新啓動電腦系統400時，處理器4 1 0 存取非揮發性記憶體裝置4 3 0以擷取爲準備記憶體控制器 47〇正常使用所執行之命令，以提供處理器4 1 〇存取記億 體裝置4 9 0 a - c。有可能執行這些相同被擷取的命令以準 備系統邏輯420正常使用，以提供儲存裝置460之存取以 及儲存裝置4 6 0所使用不論何種形式的儲存媒體4 6 1。 於一些實施例中，儲存媒體4 6 1承載將由處理器4 1 0 執行的機器可讀取命令，使處理器4 1 0進行一或多個記憶 體裝置4 9 0 a - c的測驗以決定記憶體裝置4 9 0 a — c支援哪 些功能。若決定一或多個記憶體裝置4 90a - c具有能於一 或更多儲存陣列4 9 9 a - c中記憶體單兀上進行更新操作之 -18- 200527427 (15) 介面緩衝器（如介面緩衝器492a — c ) ’則處理器4] 令程式或組態記憶體控制器4 7 0及/或一或更多記憶 置4 9 0 a — c使用這些更新能力。於一些變化例中，可 理器410程式化一或更多記憶體裝置490a - c中更新 用之時序間隔及/或其他參數。於一些記憶體控制器 包含更新電路4 72之變化例中，可令處理器4 1 0在一 況中程式化記憶體控制器4 7 0以進行更新操作，而在 情況中交出更新操作控制權給一或更多介面緩衝器 - c。可進一步令處理器4 1 0程式化及/或組態記憶 制器470及一或更多介面緩衝器492a— c兩者，當令 器410將一或更多記億體匯流排4 8 0a- c電源關閉時 援從記憶體控制器470至一或更多介面緩衝器4 92a-新操作控制權之移交，其中該記憶體匯流排4 8 0 a - c 憶體控制器470與記憶體裝置490a - c之間形成點對 接鏈結。取而代之，可令處理器4 1 0程式化記憶體控 4 7〇 ’使之失能或至少大部份不用於進行更新操作， 時亦程式化各介面緩衝器4 9 2 a - c以進行更新操作。 第5圖爲可能實施例之流程圖。於5丨〇，記憶體 中電路檢查是否記憶體匯流排電源爲關閉，該記憶體 排令記憶體裝置耦合至另一裝置，記億體裝置從該另 置接收讀取、寫入及/或更新命令。若該記憶體匯流 源關閉’則記憶體匯流排電源關閉可被視爲出現無用 之指示，提供進行一或多個進行更新操作的機會。於 ’檢查是否需要進行更新操作以維持儲存於記憶體裝 :0可 體裝 令處 操作 470 些情 其他 492a 體控 處理 ，支 c更 於記 點連 制器 而同 裝置 匯流 一裝 排電 時間 520 置中 -19- 200527427 (16) 記憶體單元中的資料。若記億體匯流排未被關閉 於5 1 2檢查是否有待執行之讀取或寫入命令。若 解決之讀取或寫入命令，則沒有讀取或寫入命令 被視爲出現無用時間之指示，並於5 2 0檢查是否 更新操作。若有待執行之讀取或寫入命令，則於 讀取或寫入命令，隨後回到5 1 0再次檢查記憶體 態。 於5 2 0對於是否需要進行更新操作所作的判 距離上次更新操作已過時間，及/或受到希望避 電源的浪費而比已知所需更常進行更新操作的影 斷不需要更新操作，則於5 1 0再次檢查記億體匯 。但若判斷需要更新操作，則於5 22進行更新操 回到5 1 0再次檢查記憶體匯流排狀態。 第6圖爲可能實施例之流程圖。於6 1 0，記 中電路檢查是否有待執行之讀取或寫入命令。若 之讀取或寫入命令，則於6 1 2進行該操作，並回 次檢查是否有待執行之讀取或寫入命令。若沒有 讀取或寫入命令，則於62 0檢查記憶體裝置中電 更新操作的控制權，而非於耦合記憶體裝置之另 具有更新操作控制權，這另一個裝置可爲記憶體 若記憶體裝置中電路沒有更新操作的控制權，則 6 1 〇檢查是否有待執行之讀取或寫入命令。若記 中電路的確有更新操作的控制權，則於6 3 0判斷 更新操作來維持儲存於記憶體裝置中記億體單元 電源，則 沒有尙待 的情形可 需要進行 5 3 0執行 匯流排狀 斷可根據 免不必要 響。若判 流排狀態 作，隨後 憶體裝置 有待執行 到610再 待執行之 路是否有 一個裝置 控制器。 再度回到 億體裝置 是否需要 中的資料 -20- 200527427 (17) 類似參照第5圖所說明之方式，於6 3 0對於是否需要 進行更新操作所做的判斷係可根據距離上次更新操作已過 時間，及/或受到希望避免不必要電源的浪費而比已知所 需更常進行更新操作的影響。若判斷不需要更新操作，則 於6 1 0再次檢查記億體匯流排狀態。但若判斷需要更新操 作，則於6 3 2進行更新操作，隨後回到6 1 2再次檢查待執 行之讀取或寫入命令存在狀態。 已參照一些可能實施例詳細說明本發明。熟悉該項技 藝者有鑒於上述說明很明顯地可進行各種代替、修改、變 化及使用。熟悉該項技藝者應可瞭解到可利用各種可能的 記億體裝置與各種可能的記憶體技術來實施本發明。熟悉 該項技藝者也應可瞭解到能夠以電腦系統以外的電子裝置 ，例如音頻/視頻娛樂裝置、車輛中的控制裝置、電子電 路控制的用具等等來實施本發明。 【圖式簡單說明】 熟悉該項技術者在閱讀隨後之詳細說明將能明瞭本發 明之目的、特徵以及優點，其中： 第1圖係利用記憶體系統實施例的方塊圖。 第2圖係利用記憶體系統實施例的另一方塊圖。 第3圖係利用記憶體系統實施例的又一方塊圖。 第4圖係利用電腦系統實施例的方塊圖。 第5圖爲一實施例的流程圖。 -21 - 200527427 (18) 第6圖爲一實施例的另一流程圖 100 記 憶 體 系 統 1 70 記 憶 體 控 制 器 18 0a — c 記 憶 體 匯 流 排 19 0a— c 記 憶 體 裝 置 19 2a— c 介 面 緩 衝 器 19 9a— c 儲 存 陣 列 200 記 憶 體 系 統 220 控 制 裝 置 270 記 憶 體 控 制 器 277 排 序 電 路 279 命令 緩 衝 器 290 記 憶 體 裝 置 2 8 0a — b 記 憶 體 匯 流 排 292 介 面 緩 衝 器 294 更 新 計 時 器 295 更 新 追 蹤 邏 輯 299 儲 存 陣 列 300 記 憶 體 系 統 3 20 控 制 裝 置 3 70 記 憶 體 控 制 器 3 72 更 新 電 路 -22- 200527427 (19) 3 74 更 新 375 更 新 377 排 序 3 79 八 口 P 令 3 8 0a- —b 記 憶 3 90 記 憶 392 介 面 3 94 更 新 395 更 τ*τΓ m 399 儲 存 400 電 腦 4 10 處 理 420 系 統 430 非 揮 460 儲 存 46 1 儲 存 470 記 憶 472 更 新 4 8 0a - -c 記 憶 490a - -c 記 憶 492a - -c 介 面 499a - -c 儲 存 計時器 追蹤邏輯 電路 緩衝器 體匯流排 體裝置 緩衝器 計時器 追蹤邏輯 陣歹IJ 系統 器 邏輯 發性記憶體裝置 裝置 媒體 體控制器 電路

體匯流排 體裝置 緩衝器 陣歹IJ

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Claims (1)

1. 200527427 (1) 十、申請專利範圍 1 · 一種記憶體裝置，包含： 儲存陣列，由安排成列陣列之多個記憶體單元組成； 介面緩衝器，親合該儲存陣列，具有第一介面锅合該 記憶體裝置至第一記憶體匯流排，使該記憶體裝置耦合至 外部記憶體控制器；以及 更新邏輯，與該介面緩衝器關聯，以於一段期間中對 該儲存陣列中的列進行更新操作，該段時間中於第一記憶 體匯流排上沒有由外部記憶體控制器執行涉及該儲存陣列 之項目。 2. 如申請專利範圍第1項之記憶體裝置，其中，該 更新邏輯爲介面邏輯的一構件，且其中該記憶體裝置由連 接包含儲存陣列的至少一個積體電路以及包含介面緩衝器 之至少一個積體電路之電路板所構成。 3. 如申請專利範圍第1項之記憶體裝置，其中，該 第一記憶體匯流排提供記憶體裝置與外部記憶體控制器間 之點對點連結，該介面緩衝器具有第二介面，以將記億體 裝置耦合至第二記億體匯流排，該第二記憶體匯流排提供 記億體裝置與另一記憶體裝置間的點對點連結，以及該介 面緩衝器遞交於第一與第二記憶體匯流排之間不涉及該儲 存陣列之匯流排活動。 4 ·如申請專利範圍第3項之記憶體裝置，其中，外 部記憶體控制器與介面緩衝器之第一介面之間以及介面緩 衝器之第二介面與其他記憶體裝置之間兩者資料的傳輸係 -24- 200527427 (2) 以封包傳送資料。 5 .如申請專利範圍第3項之記憶體裝置，其中’更 新邏輯監控第一記憶體匯流排上的活動，以辨識沒有來自 第一記憶體匯流排涉及儲存陣列之命令之無用時間’提# 更新邏輯機會性質地對儲存陣列中的列執行更新操作的機 會，而不延遲涉及儲存陣列之存取命令之執行。 6. 如申請專利範圍第5項之記憶體裝置，其中’該 更新邏輯於一段期間對儲存陣列中的列執行更新操作’言亥 段期間中出現外部記憶體控制器與其他記憶體裝置之間的 項目。 7. 如申請專利範圍第3項之記憶體裝置，其中’該 更新邏輯等待來自外部記憶體控制器的訊號，以辨識外部 記憶體控制器將不會傳送涉及該儲存陣列的命令之無用時 間，提供該更新邏輯對儲存陣列中的列執行更新操作的機 會，而不延遲涉及儲存陣列之存取命令之執行。 8. 如申請專利範圍第3項之記憶體裝置，其中，該 更新邏輯監控第一記憶體匯流排，看是否第一記憶體匯流 排電源爲關閉，提供更新邏輯機會性質地對儲存陣列中的 列執行更新操作的機會，而不延遲涉及儲存陣列之存取命 令之執行。 9. 一種介面緩衝器，包含： 區域介面，連接儲存陣列’該儲存陣列係由安排成列 陣列之多個記憶體單元組成； 第一介面，耦合該儲存陣列至第一記憶體匯流排’使 -25- 200527427 (3) 該儲存陣列耦合至外部記憶體控制器，其中第一記憶體匯 流排提供第一介面與其外部記憶體控制器之間點對點連結 第二介面，耦合該儲存陣列至第二記憶體匯流排，使 該第二介面耦合至另一介面緩衝器，使另一儲存陣列透過 該介面緩衝器耦合至外部記憶體控制器，其中第二記憶體 匯流排提供第二介面與其他介面緩衝器之間點對點連結； 以及 更新邏輯，以於一段期間中對該儲存陣列中的列進行 更新操作，該段時間中於第一記憶體匯流排上沒有由外部 記憶體控制器執行涉及該儲存陣列之項目。 1 0.,如申請專利範圍第9項之介面緩衝器，其中，該 介面緩衝器係由至少一積體電路組成’該儲存陣列係由至 少一積體電路組成，以及包含介面緩衝器之該至少一積體 電路以及包含儲存陣列之該至少一積體電路兩者係連接至 一電路板’構成記憶體裝置。 1 1 .如申請專利範圍第1 0項之介面緩衝器，其中， 當記億體裝置耦合至連接外部記憶體控制器之另一電路板 時，該第一介面耦合至第一記憶體匯流排’以及第二介面 係耦合至第二記憶體匯流排。 12. 如申請專利範圍第9項之介面緩衝器’其中，外 部記億體控制器與第一介面之間以及第二介面與其他介面 緩衝器之間兩者資料的傳輸係以封包傳送資料° 13. 如申請專利範圍第9項之介面緩衝器，其中，更 -26- 200527427 (4) 新邏輯監控第一記憶體匯流排上的活動’以辨識沒有來自 第一記憶體匯流排涉及儲存陣列之命令之無用時間’提供 更新邏輯機會性質地對儲存陣列中的列執行更新操作的機 會，而不延遲涉及儲存陣列之存取命令之執行。 1 4.如申請專利範圍第1 3項之介面緩衝器，其中’ 該更新邏輯於一段期間對儲存陣列中的列執行更新操作’ 該段期間中出現外部記憶體控制器與其他儲存陣列之間的 項目。 1 5 .如申請專利範圍第9項之介面緩衝器，其中’該 更新邏輯等待來自外部記憶體控制器的訊號’以辨識外部 記憶體控制器將不會傳送涉及該儲存陣列的命令之無用時 間，提供該更新邏輯對儲存陣列中的列執行更新操作的機 會，而不延遲涉及儲存陣列之存取命令之執行。 16.如申請專利範圍第9項之介面緩衝器，其中’該 更新邏輯監控第一記憶體匯流排，看是否第一記憶體匯流 排電源爲關閉，提供更新邏輯機會性質地對儲存陣列中的 列執行更新操作的機會，而不延遲涉及儲存陣列之存取命 令之執行。 1 7 . —種記憶體系統，包含： 記憶體控制器； 第一記憶體匯流排，耦合至記憶體控制器； 第一記憶體裝置，具有第一儲存陣列，由安排成列陣 列之多個記憶體單元組成，以及於第一記憶體裝置中耦1合 至第一儲存陣列之第一介面緩衝器，其中第一介面緩衝器 -27- 200527427 (5) 提供第一介面，藉該第一介面將第一記憶體裝置輔合至第 一記憶體匯流排，於記億體控制器與第一介面間形成點對 點連結，第二介面’以及第一更新邏輯’與該介面緩衝器 關聯，以於一段期間中對第一儲存陣列中的列進行更新操 作，該段時間中於第一記憶體匯流排上沒有由記憶體控制 器執行涉及該儲存陣列之項目； 第二記憶體匯流排，耦合至第二介面；以及 第二記憶體裝置’具有第二儲存陣列’由安排成列陣 列之多個記憶體單元組成以及於第二記憶體裝置中耦合至 第二儲存陣列之第二介面緩衝器，其中第二介面緩衝器提 供第三介面，藉該第三介面使第二記憶體裝置耦合至第二 記憶體匯流排，於第三介面與第二介面間形成點對點連結 ，以及第二更新邏輯，與該介面緩衝器關聯，以於一段期 間中對第二儲存陣列中的列進行更新操作’該段時間中於 第二記憶體匯流排上沒有由記憶體控制器執行涉及第二儲 存陣列之項目。 1 8 .如申請專利範圍第1 7項之記憶體系統，其中’ 該第一介面緩衝器遞交於第一與第二記憶體匯流排之間不 涉及第一儲存陣列之匯流排活動。 1 9.如申請專利範圍第1 8項之記憶體系統，其中’ 記憶體控制器與第一介面之間以及第二介面與第三介面之 間兩者資料的傳輸係以封包傳送資料。 2 0 .如申請專利範圍第1 7項之記憶體系統，其中’ 第一更新邏輯監控第一記憶體匯流排上的活動’以辨識沒 -28- 200527427 (6) 有來自第一記憶體匯流排涉及儲存陣列之命令之無用時間 ，提供第一更新邏輯機會性質地對第一儲存陣列中的列執 行更新操作的機會，而不延遲涉及第一儲存陣列之存取命 令之執行。 2 1.如申請專利範圍第2 0項之記憶體系統，其中， 第一更新邏輯於一段期間對第一儲存陣列中的列執行更新 操作，該段期間中出現記憶體控制器與第二儲存陣列之間 的項目。 2 2.如申請專利範圍第20項之記憶體系統’其中， 第二更新邏輯監控第二記憶體匯流排上的活動，以辨識沒 有來自第二記憶體匯流排涉及第二儲存陣列之命令之無用 時間，提供第二更新邏輯機會性質地對第二儲存陣列中的 列執行更新操作的機會，而不延遲涉及第二儲存陣列之存 取命令之執行。 23. 如申請專利範圍第1 7項之記憶體系統’其中’ 第一更新邏輯等待來自外部記憶體控制器的訊號’以辨識 記憶體控制器將不會傳送涉及第一儲存陣列的命令之無用 時間，提供第一更新邏輯對第一儲存陣列中的列執行更新 操作的機會，而不延遲涉及第一儲存陣列之存取命令之執 行。 24. 如申請專利範圍第2 3項之記憶體系統’其中’ 第二更新邏輯等待來自外部記憶體控制器的訊號’以辨識 記憶體控制器將不會傳送涉及第二儲存陣列的命令之無用 時間，提供第二更新邏輯與對第一儲存陣列中的列執行更 - 29 - 200527427 (7) 新操作平行地對第二儲存陣列中 ，而不延遲涉及第二儲存陣列之 2 5 .如申請專利範圍第1 7 第一更新邏輯監控第一記憶體匯 匯流排電源爲關閉，提供第一更 儲存陣列中的列執行更新操作的 儲存陣列之存取命令之執行。 2 6 .如申請專利範圍第2 5 第一更新邏輯監控第二記憶體匯 匯流排電源爲關閉，提供第二更 中的列執行更新操作平行地對第 新操作的機會，而不延遲涉及第 執行。 2 7. —種電腦系統，包含： 處理器； 磁碟儲存裝置，耦合至該處 記憶體控制器，耦合至該處 第一記憶體匯流排，耦合至 第一記憶體裝置，具有第一 列之多個記憶體單元組成以及於 第一儲存陣列之第一介面緩衝器 供第一介面，藉該第一介面將第 記憶體匯流排，於記億體控制器 連結，第二介面，以及第一更新 的列進行更新操作的機會 存取命令之執行。 項之記憶體系統，其中， 流排，看是否第一記憶體 新邏輯機會性質地對第一 機會，而不延遲涉及第一 項之記憶體系統，其中， 流排，看是否第二記憶體 新邏輯與對第一儲存陣列 二儲存陣列中的列進行更 二儲存陣列之存取命令之 理器； 理器； 記憶體控制器； 儲存陣列，由安排成列陣 第一記憶體裝置中耦合至 ，其中第一介面緩衝器提 一記憶體裝置耦合至第一 與第一介面間形成點對點 邏輯，與該介面緩衝器關 -30- 200527427 (8) 聯，以於一段期間中對第一儲存陣列中的列進行更新操作 ，該段時間中於第一記憶體匯流排上沒有由記憶體控制器 執行涉及第一儲存陣列之項目； 第二記憶體匯流排，耦合至第二介面；以及 第二記憶體裝置，具有第二儲存陣列，由安排成列陣 列之多個記億體單元組成以及於第一記憶體裝置中親合至 第二儲存陣列之第二介面緩衝器’其中第二介面緩衝器提 供第三介面，藉該第三介面使第二記憶體裝置锅合至第二 記憶體匯流排，於第三介面與第二介面間形成點對點連結 ，以及第二更新邏輯，與該介面緩衝器關聯，以於一段期 間中對第二儲存陣列中的列進行更新操作，該段期間中於 第二記憶體匯流排上沒有由記憶體控制器執行涉及第二儲 存陣列之項目。 2 8.如申請專利範圍第2 7項之電腦系統，其中，第 一更新邏輯於一段期間中對第一儲存陣列中的列執行更新 操作，該段期間中出現記憶體控制器與第二儲存陣列之間 的項目。 2 9 .如申請專利範圍第2 7項之電腦系統’其中’弟 一更新邏輯等待來自外部記憶體控制器的訊號，以辨識記 億體控制器將不會傳送涉及第一儲存陣列的命令之無用時 間，提供第一更新邏輯對第一儲存陣列中的列執行更新操 作的機會，而不延遲涉及第一儲存陣列之存取命令之執行 〇 3〇.如申請專利範圍第2 9項之電腦系統，其中，記 -31 - 200527427 (9) 憶體控制器進一步由控制暫存器組成，可由處理器將該控 制暫存器程式化使記憶體控制器能夠傳輸訊號至第一更新 邏輯以辨識無用時間。 3 1.如申請專利範圍第2 7項之電腦系統，其中’第 一更新邏輯監控第一記憶體匯流排，看是否第一記憶體匯 流排電源爲關閉，提供第一更新邏輯機會性質地對第一儲 存陣列中的列執行更新操作的機會，而不延遲涉及第一儲 存陣列之存取命令之執行。 3 2. —種於記憶體裝置中執行更新操作的方法，包含 下列步驟： 判斷透過記憶體匯流排耦合至記憶體控制器的記憶體 裝置具有與組成記憶體控制器之第二更新邏輯不相干的第 一*更新邏輯； 若記憶體控制器支援佇列記憶體存取命令之檢查以及 記億體裝置具有第一更新邏輯時，則程式化記憶體控制器 ，以檢查佇列之記憶體存取命令，並發出訊號給第一更新 邏輯表示無用時間，該無用時間中記憶體控制器將不會傳 送涉及記憶體裝置中儲存陣列之命令，提供第一更新邏輯 對儲存陣列中的列執行更新操作的機會，而不延遲涉及儲 存陣列之存取命令之執行；以及 若記憶體控制器支援佇列記憶體存取命令之檢查以及 記憶體裝置具有第一更新邏輯時’則程式化記憶體控制ts 使記憶體匯流排電源關閉，提供第一更新邏輯對儲存陣列 中的列執行更新操作的機會，而不延遲涉及儲存陣列之存 -32- 200527427 (ίο) 取命令之執行。 3 3.如申請專利範圍第3 2項之方法，進一步包含： 若記憶體控制器支援宁列記憶體存取命令之檢查以及 記憶體裝置具有第一更新邏輯時，則發出訊號給第一更新 邏輯，表示第一更新邏輯控制更新操作的時序以及關閉記 憶體匯流排電源；以及 若記憶體控制器支援佇列記憶體存取命令之檢查以及 記億體裝置具有第一更新邏輯時，開啓記憶體匯流排的電 源並發出訊號給第一更新邏輯，表示第二更新邏輯控制更 新操作的時序。 34. 一種於記憶體裝置中執行更新操作的方法，包含 下列步驟： 檢查是否有需執行的存取操作； 若當執行存取操作之檢查揭示出有需執行的存取操作 時，執行存取操作； 若當是否有需執行的存取操作之判斷顯示出沒有需執 行的存取操作以及需要更新操作時，於記憶體裝置之介面 緩衝器中更新邏輯的控制下執行更新操作；以及 若記憶體控制器在於記憶體裝置之介面緩衝器中更新 邏輯的控制下執行更新操作時傳輸存取命令至記億體裝置 ，發出訊號給透過記憶體匯流排耦合至記憶體裝置之記憶 體控制器，表示記憶體裝置無法進行存取操作。 35. 如申請專利範圍第3 4的方法，包含下列步驟： 檢查是否記憶體匯流排電源關閉； - 33- 200527427 (11) 若當記憶體匯流排電源關閉之檢查揭示出記憶體匯流 排電源關閉且需要更新操作時，於記憶體裝置之介面緩衝 器中更新邏輯的控制下執行更新操作。 3 6· —種機器可存取媒體，包含編碼，當處理器於電 子裝置中執行編碼時，令電子裝置： 程式化耦合至處理器之記憶體控制器，以判斷是否透 過記憶體匯流排耦合至記憶體控制器的記憶體裝置具有與 組成記憶體控制器之第二更新邏輯不相干的第一更新邏輯 ) 若記憶體控制器支援佇列記憶體存取命令之檢查以及 記憶體裝置具有第一更新邏輯時，程式化記憶體控制器， 以檢查佇列之記憶體存取命令，並發出訊號給第一更新邏 輯表示無用時間，該無用時間中記憶體控制器將不會傳送 涉及記憶體裝置中儲存陣列之命令，提供第一更新邏輯對 儲存陣列中的列執行更新操作的機會，而不延遲涉及儲存 陣列之存取命令之執行；以及 若記憶體控制器支援佇列記憶體存取命令之檢查以及 記憶體裝置具有第一更新邏輯時，則程式化記憶體控制器 使記憶體匯流排電源關閉，提供第一更新邏輯對儲存陣列 中的列執行更新操作的機會，而不延遲涉及儲存陣列之存 取命令之執丫了。 37.如申請專利範圍第3 6項之機器可存取媒體’進 一步令處理器： 若記憶體控制器支援佇列記憶體存取命令之檢查以及 -34- 200527427 (12) 記憶體裝置具有第一更新邏輯時，發出訊號給第一更新邏 輯，表示第一更新邏輯控制更新操作的時序以及關閉記憶 體匯流排電源；以及 若記憶體控制器支援佇列記憶體存取命令之檢查以及 記憶體裝置具有第一更新邏輯時’開啓記憶體匯流排的電 源並發出訊號給第一更新邏輯’表示第二更新邏輯控制更 新操作的時序。

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