200427063 玖、發明說明： 【發明所屬之技術領域】 本發明係有關一種半導體記憶裝置，特別是有關一種具 有資料掩蔽功能與資料位移冗餘功能的半導體記憶裝置。 【先前技術】 近年來，在高積體的半導體記憶裝置中，藉由冗長胞置 換不良胞之冗餘技術的採用係不可欠缺。.特別是採用一種 所謂在混載型 DRAM (Dynamic Rand〇m Access Mem〇ry，動 態隨機存取記憶體）中，藉由鄰接的内部資料線置換不良的 内部資料線，救濟不良胞之資料線冗餘的技術（例如參照非 專利文獻1)。 圖5係用來說明上述的資料線冗餘功能，顯*DRAM的主 要部分之構成。此外，為簡單化說明，在此，以於每一工胞 陣列设置有1 6條輸入輸出資料線之情況為例進行說明。 又雖僅顯示輸入輸出資料線中之輸入資料線〇1[1](丨= …，15)，惟輸出資料線因為成為與輸入資料線1)1[丨]相 同的連接故省略。 在該圖（a)中，某胞陣列100的輸入資料線〇1[〇]至[15]係分 別經由位移開關電路區塊（shift switch circuit block)(資料 線位移電路）1〇1與感測放大器寫入電路（SA寫入電路）ι〇2 連接。各SA寫入電路102係於寫入信號WE活性化時，將輸 入資料線〇1[0]至[15]之各資料（”h/l”）寫入至互補的信號線 之内#資料線DQt/c[p](p = 〇，1，2,…，15)。如此，當「沒有 不良資料線」時，各輸入資料線〇1[0]至[15]係分別與所對 91839.doc 200427063 應的内部資料線DQt/c[0]至[15]連接。 相對於此，例如該圖（b)所示，在内部資料線DQt/c[2]有 不良時，應與此連接的輸入資料線DI[2]藉由位移開關電路 區塊101與内部資料線DQt/c[l]連接。其相鄰的輸入資料線 DI[1]係與内部資料線DQt/c[0]連接，又，其相鄰的輸入資 料線DI[0]係與鄰接的其他胞陣列1〇〇1之内部資料線 DQt/c[15(-l)]連接。如此，輸入資料線1)1[()]至[2]係藉由位 移開關電路區塊101 —個個位移，分別與内部資料線 DQt/c[p-l]連接。 又，當在内部資料線DQt/c[9]有不良之情況時，應與此連 接的輸入資料線DI[9]藉由位移開關電路區塊1〇1與内部資 料線DQt/c[l〇]連接。其相鄰的輸入資料線DI[1〇]係與内部 貧料線DQt/c[ll]連接…，其相鄰的輸入資料線以以利係與 鄰接的其他胞陣列1〇0+1之内部資料線13(^/()[〇(+1)]連接。如 此，輸入資料線01[9]至[15]係藉由位移開關電路區塊1〇1 一 個個位移，分別與内部資料線DQt/c[p+1]連接。 如此，輸入資料線DI[i]係以分別與不良的内部資料線 DQt/c[p]之相鄰的正常之内部資料線DQt/c[p+i]或是 Qt/c [p 1 ]連接的方式，藉由位移開關電路區塊1 〇 1位移， 藉此，實現因不良的内部資料線之置換引起的不良胞之救 濟（資料線位移冗餘）。 圖6係用來說明上述的資料掩蔽功能，顯示DARM胞的周
邊部之構成。此外’為了簡單化說明，在此以一個dARM 胞為例進行說明。 91839.doc 200427063 輸入輸出資料線（輸入資料線DI[i]/輸出資料線DO[i])係 經由上述位移開關電路區塊101與SA寫入電路102連接。SA 寫入電路102係供給寫入信號WE及讀取信號RE。又，SA寫 入電路102係連接有互補的信號線即内部資料線DQt/c[p]。 藉由活性化寫入信號WE，將輸入資料線DI[i]的資料（"H/L”） 寫入至内部資料線DQt/c[p]。又，藉由活性化讀取信號RE， 内部資料線DQt/c[p]的資料（nH/L”）寫入至輸出資料線 DO[i]。 内部資料線DQt/c[p]係經由行選擇電晶體201、201連接有 互補的信號線即位元線BLt/c[k]。行選擇電晶體201、201 之各閘極連接有行選擇信號線CSL[j]。藉由活性化行選擇 信號線CSL[j]，電氣連接有内部資料線DQt/c[p]與位元線 BLt/c[k]。位元線BLt/c[k]係連接有感測放大器（SA)202。感 測放大器202係放大從記憶胞（DARM胞）203讀取出的資 料，具有放大用來寫入至記憶胞203的資料之功能。 記憶胞203係由記憶胞電晶體203a與記憶胞電容器203b 所構成。記憶胞電晶體203a的源極係與位元線BLt/c[k]之任 一方連接。在本例中，例示記憶胞電晶體203a的源極與位 元線BLt/c[k]連接之情況。記憶胞電晶體203&的汲極係與記 憶胞電容器203b—方的節點（Storage node，存儲節點）連 接。記憶胞電晶體203a的閘極係與字元線WL[m]連接。藉 由活性化字元線WL[m]，選擇（存取）與其字元線WL[m]連接 的胞203。如此，選擇胞203與SA202連接，進行資料的讀取 及寫入。此外，記憶胞電晶體203b的另一方之節點係與所 91839.doc 200427063 謂的VPL之電位連接。 在此，與上述S A寫入電路102連接的資料掩蔽信號線 DM[n]係實現資料掩蔽功能，換言之，係限制與内部資料線 DQt/c[p]相對的資料之寫入。例如，在資料寫入時即使活性 化寫入信號WE，在活性化資料掩蔽信號線DM[n]之SA寫入 電路102中，與内部資料線DQt/c[p]相對的資料之寫入無 效。此外，在上述的資料掩蔽功能中，多對於複數條（例如 8條）的輸入資料線DI[i]分配1條的資料掩蔽信號線DM[n]。 [非專利文獻1] "Dynamically shift-switched dataline redundancy suitable for DARM macro with wide data bus' Namekawa，T et al，1999 Symposium on VLSI Circuits. Digest of Papers, P.P. 149-52 【發明内容】 [發明所欲解決之課題] 然而，追加上述的資料線冗餘功能，設計上述資料掩蔽 功能時，根據資料線冗餘功能的規格，必須使SA寫入電路 102與不同的資料掩蔽信號線DM[n]對應。因此，例如圖7 所示，即使與資料掩蔽信號線DM[n](n=0, 1)相對，在設計 資料掩蔽（DM)用位移開關電路區塊301之同時，必須準備與 輸入資料線DI[i]相同數目的内部資料掩蔽信號線 DMN[r](在本例之情況，係r=[0]至[15])。 在DARM中，特別是當輸入輸出資料線DI[i]/DO/[i]的條 數多時，設置相同數目的内部資料掩蔽線DMN[r]會妨礙配 線層數的削減，將有成為所謂增大消耗電力的主因之問題。 91839.doc 200427063 口此本發明之目的在於提供一種即使於設置資料掩蔽 功=及資料線冗餘功能時，可削減配線層數，且可抑制消 耗電力的增加之半導體記憶裝置。 [用以解決課題之方案] 根據本申凊案之一態樣的半導體記憶裝置，其特徵在於 〃備有下構件·複數個記憶胞’係儲存分別與複數條位元 線與複數條字元線之間連接的胞資料；感.測放大器，係個 別吳^述硬數個記憶胞連接，進行與各記憶胞相對的胞資 料之讀寫；複數條感測放大器寫入電路，係分別與上述複 =個感測放大器連接，分別將胞資料寫入至各感測放大 益，複數條資料線’係分別與上述複數條感測放大器寫入 電路連接，寫人應分別寫人至各感測放大H之胞資料；資 料線位移電路，係位移上述複數條資料線中不良的資料 線，與鄰接的貧料線置換；複數條資料掩蔽線，係分別與 上述複數條感測放大器寫人電路連接；以及複數條掩蔽電 路，係分別設於上述複數條資料掩蔽線中之每一特定數的 資料掩蔽線，分別盥上士 —如，^ 、 I、上攻锊疋數的貧料掩蔽線連接的上述 感測放大H寫人電路相對，供給使與相對應㈣定數之資 料線相對的上述胞資斜之宜 ' 也貝科之寫入無效的掩蔽信號，上述複數 條掩蔽電路係分別具有ξ + 刀π /、啕主 > 一個的位移開關，藉由上述資 料線位移電路位移資料線之際，與位移前不同的掩蔽電路 連接的感測放大ϋ寫人電路相對，經由上述位移開關電 路，與位移前相同的掩蔽電路連接的感測放大器寫入電路相 對，不經由上述位移開關電路，而分別供給上述掩蔽信號。 91839.doc 200427063 根據本申請案之一態樣的半導體記憶裝置，其特徵在於 係包含有以下構件··複數個記憶胞，係儲存分別與複數條 位7L線與複數條字兀線之間連接的胞資料；複數個感測放 大器，係個別與上述複數個記憶胞連接，進行與各記憶胞 相對的胞貧料之讀寫；複數條感測放大器寫入電路，係分 別與上述複數個感測放大器連接，分別將胞資料寫入至各 感測放大器；複數條資料線，係分別與上述複數條感測放 =器寫入電路連接，寫入應分別寫入至各感測放大器之胞 資料，資料線位移電路，係位移上述複數條資料線中不良 的貝料線，與鄰接的資料線置換；複數個選擇電晶體，係 分別用來使上述複數條資料線活性化；複數條閘極電路 係分別控制上述複數個選擇電晶體；複數條資料掩蔽線， 係分別與上述複數條閘極電路的一方之輸入端連接；以及 稷數條掩蔽電路，係分別設於上述複數條的資料掩蔽線中 之每一特定數的資料掩蔽線，與分別和上述特定數的資料 掩蔽線連接的上述閘極電路相對，供給使寫入對應的上述 感測放大器之上述胞資料成為無效的掩蔽信號，在寫入動 作時，在特定的感測放大器寫入胞資料之後，使存取的上 述記憶胞之字元線活性化。 根據上述結構，可有效連接掩蔽電路與資料掩蔽線之 間。藉此，可大幅削減連接掩蔽電路與資料掩蔽線之間之 化"5虎線數目。 【實施方式】 以下，參照圖面說明本發明之實施形態。 (第1實施形態） 91839.doc 200427063 圖1係顯示本發明之第1實施形態的半導體記憶裝置之主 要部分的構成。在此，於具有資料線位移冗餘功能的DRAM 中’顯示隨著資料掩蔽功能的附加之配線的敷設例。此外， 為簡單化說明，說明將設置於每一胞陣列的輸入、輸出資 料線之條數設為[16]之情況（就輸入資料線DI[i]之敷設而 言，例如參照圖5(a)及（b))。 本貫施形態之情況，係在1個胞陣列10設置有2條資料掩 蔽信號線DM[n](n=〇，1)。又，與資料掩蔽信號線DM[〇]對 應設置有8條的内部資料掩蔽線DMN[r(a)] = (r(a)=r-r(b) = 0, L 2,…，7)。在内部資料掩蔽線DMN[〇]至⑺中，内部資料 掩蔽線DMN[0]係經由DM用位移開關電路區塊lla、内部資 料掩蔽線DMN[1]至[6]係經由緩衝器12a與資料掩蔽信號線 DM[0]連接、内部資料掩蔽線DMN[7]係經由DM用位移開關 電路區塊lib，分別與資料掩蔽信號線〇μ[0]連接。 同樣地’與資料掩蔽信號線Dm[1]對應，設置有8條之内 部資料掩蔽線 DMN[r(b)](r(b)=r-r(a) = 8, 9，10,…，15)。内部 貝料掩蔽線DMN[8]至[15]中的内部資料掩蔽線DMN[8]係 經由上述DM用位移開關電路區塊丨丨b、内部資料掩蔽線 DMN[9]至[14]係經由緩衝器12b、内部資料掩蔽線DMN[15] 係經由DM用位移開關電路區塊nc，分別與資料掩蔽信號 線DM[1]連接。 此外，在上述DM用位移開關電路區塊Ua係連接有相鄰 接的胞陣列10」之内部資料掩蔽線DMN[15^]，在上述DM用 位移開關電路區塊11c係連接有相鄰接的胞陣列1〇+ι之内部 資料掩蔽線DMN[0 + 1；]。 91839.doc -11- 200427063 各内部資料掩蔽線DMN[0]至Π5]係分別與8八寫入電路 13連接。各SA寫入電路13係連接有互補的信號線即内部資 料線DQt/c[p](p=〇, 1，2，···，15)。又，各SA寫入電路^係供 給寫入信號WE。該寫入信號WE係在輸入寫入指令的資料 寫入時被活性化。此外，各SA寫入電路13雖亦供給讀取信 號RE，惟由於讀取信號化£與資料掩蔽功能無關，因此省略。 在此，DM用位移開關電路區塊lla、Ub、Uc係按上述 的資料線位移冗餘之狀況，控制其切換。換言之，與〇“用 位移開關電路區塊lib連接的上述内部資料掩蔽線籲 DMN[7]、[8]係根據資料線位移冗餘的狀況，使胞陣列工〇 的資料掩蔽信號線DM[0]有效，或使資料掩蔽信號線1)^1[1] 有效。與DM用位移開關電路區塊Ua連接的上述内部資料 掩蔽線根據資料線位移冗餘的狀況，使胞陣列 1〇的資料掩蔽信號線DM[0]有效，或使胞陣列1〇1的資料掩 蔽#號線DM[1]成為有效。與〇]^用位移開關電路區塊η。 連接的上述内部資料掩蔽線DMN[〇 + i]係根據資料線位移冗 餘的狀況，使胞陣列1 〇的資料掩蔽信號線DM[丨]成為有效，⑩ 或使胞陣列10+1的資料掩蔽信號線DM[〇]有效。 如圖1所示，例如在内部資料線DQt/c[2]、[9]有不良（圖 中之X記號）時，胞陣列丨〇」的内部資料掩蔽信號線dmn[丨5 ι] · 以及與胞陣列10的資料掩蔽信號線DMN[7]相對，胞陣列i 〇 的資料掩敵k號線DM[0]成為有效。又，與胞陣列1 〇的資料 掩蔽信號線DMN[8]相對以及胞陣列1〇 + 1的内部資料掩蔽信 號線DMN[0 + 1]相對，胞陣列1〇的資料掩蔽信號線以^⑴成 91839.doc -12- 200427063 為有效。 另外’與緩衝态12a、12b連接的上述内部資料掩蔽線 DMN[1]至[6]、[9]至[14]係根據資料線位移冗餘的狀況，決 定成為有效的資料掩蔽信號線DM[〇]、⑴。換言之，與内 部資=掩蔽線DMN⑴至[6]㈣，資料掩蔽信號線蘭⑼成 為經常有效，與内部資料掩蔽線DMN[9]至[14]相對，資料 掩敝信號線DM[1]成為經常有效。此外，設計上述緩衝器 12a、12b之目的係用來減少J個資料掩蔽信號分配於複數個 SA寫入電路13之際的F〇(Fan_〇ut，輸出）。 在上述構成中，各個SA寫入電路13係在寫入信號活性 化時，將輸入資料線卿]的資料（，，肌，，）寫人至内部資料線 DQt/c[p]此日$ ’對應的内部資料掩蔽線d顧[《a)，价)被 Ή匕的SA寫人電路13係不對於内部資料線吵&[ρ]進行 貝料的寫人動作。例如，在資料掩蔽信號線^_]被活性化 ^資料掩蔽信號❹削為非活性化的狀態中，當輸入寫入 信號WE時，使寫入至内部資料線DQt/c[i5i]、⑼至⑺的資 料無效：寫入至内部資料線DQt/c[8m [15]、[0+1]的資料 有效。藉此’使寫入至内部資料線DQt/c[p]的資料無效，實 現資料掩蔽功能。 作為上述的構成時，内部資料掩蔽線DMN[1]至[6]、[9] 至[14]係在SA寫入電路13附近展開（分歧）亦可，實質上，可 削減與内部資料掩蔽線D M N [ r ]連接的信號線之條數或位 移開關電路的個數。藉此，可削減陣列層數，X，可抑制 消耗電力增大。特別是，當離SA寫入電㈣的距離長時， 9l839.doc -13 - 200427063 例如SA寫入電路13位於胞陣列或感測放大器的附近，内部 貝料掩蔽線DMN[r]必須通過胞陣列的上方時，使本實施形 態的構成更為有效。 此外’在本實施形態中，說明與8條的輸入資料線以⑴ 相對設計1條的資料掩蔽信號線DM[n]之情況。不限於此， 例如當與1條的資料掩蔽信號線DM[n]條數對應的輸入資料 線DI[i]之條述愈增加，則不需藉由資料線位移冗餘位移的 輸入資料線Dl[i]之條數增加，因此效果更大。 又，為了簡單說明，以在1條輸入資料線DI[i]設置有工個 的S A寫入電路丨3之情況為例進行說明。不限於此，例如在 每一胞陣列設計SA寫入電路，亦同樣可應用在以SA寫入電 路分別選擇性與共同的輸入資料線DI[i]連接之方式構成。 (第2實施形態） 圖2係顯示本發明之第2實施形態的半導體記憶裝置之主 要部分的構成圖。在此，顯示本實施形態的裝置（該圖 與先前裝置（該圖（b))之對比。又，在每一胞陣列所設計的 S A寫入包路分別藉由選擇信號選擇性地與共同的輸入資料 線（資料輸入線）連接之方式構成的DRAM中，表示隨著資料 掩蔽功能的附加之配線（資料掩蔽信號線及内部資料掩蔽 線）之敷设例。此外，與圖丨或圖7相同部份附加相同符號， 省略詳細說明。 如圖2(b)所不，以往，舆分別在胞陣列1〇〇設置内部資料 掩蔽線DMN[r]之SA寫入電路102共同連接時，必須使全部 的内部資料掩蔽線DMN[r]通過胞陣列1 〇〇上。 91839.doc -14- 200427063 相對於此，例如圖1所示，在SA寫入電路13附近展開内部 資料掩蔽線DMN[1]至[6]、[9]至[14]時，如圖2(a)所示，可 大幅削減通過胞陣列10上的内部資料掩蔽線DMN[r]之條 數。結果’可削減配線間距之放大或配線層數。又，當内 邛資料掩蔽線DMN[r]的條數減少時，亦可削減消耗電力。 (第3實施形態） 圖3係顯示本發明之第3實施形態的半導體記憶裝置之主 要部分的構成圖。在此，顯示於資料寫入時，在感測放大 器寫入資料之後，以活性化存取的胞之字元線的方式構成 之DRAM的胞之周邊部的構成。此外，為簡化說明，以}個 dram胞為例進行說明。又，與丨個胞陣列相對之輸入資料 線DI[i]的敷設而言，例如圖5(a)&(b)，就資料掩蔽信號線 DM[n]及内部資料掩蔽線〇;^柯11之敷設而言，係例如圖工所 示0 如圖3所示，輸入輸出資料線DI[i]/D〇[i]係經由sa寫入電 路13a及SA讀取電路13b，與互補的信號線即内部資料線 DQt/c[p]連接。SA寫入電路13a係在寫入信號we被活性化 時，將輸入信號線DI[i]的資料（”H/L”）寫入至内部資料線 DQt/c[p]。又，SA寫入電路13b係當讀取信號尺£被活性化 時，將内部資料線DQt/c[p]的資料（”H/L，，）寫入至輸出輸出 貧料線DQh]。在該例的情況下，上述8八寫入電路本身 係不具有資料掩蔽功能。 由於具有與上述SA寫入電路13相等的資料掩蔽功能，故 設置有舆門電路（AND gate)(閘極電路）21。該與門電路Μ 91839.doc -15 - 200427063 之一方的輸入端係連接有行選擇線CSLx[j]，在另一方的輸 入端連接有内部資料掩蔽線DMN[r]。該與門電路2 1的輸出 端係與行選擇電晶體22，22之各閘極連繫的行選擇信號線 CSL[j]連接。 在内部資料線DQt/c[p]經由行選擇電晶體22,22連接有互 補的信號線即位元線BLt/c[k]。在位元線BLt/c[k]連接有感 測放大器（SA)23。感測放大器23係具有放大來自記憶胞 (DRAM胞）24所讀取的資料，且放大用以寫入至記憶胞24 的資料之功能。 記憶胞24係由記憶胞電晶體24a與記憶胞電容器24b所構 成。記憶胞電晶體24a的源極係與位元線BLt/c[k]之任一方 連接。在本例中，例示記憶胞電晶體24a的源極與位元線 BLt[k]連接之情況。記憶胞電晶體24a的汲極係與記憶胞電 容器24b—方的節點（Storage node，存儲節點）連接。記憶胞 電晶體24a的閘極係與字元線WL[m]連接。藉由活性化字元 線WL[m]，選擇（存取）與其字元線WL[m]連接的胞24。如 此，選擇胞24與感測放大器23連接，進行資料的讀取及寫 入。此外，記憶胞電晶體24b的另一方之節點係與所謂的 VPL之電位連接。 當内部資料掩蔽線DMN[r]被活性化時，對於内部資料線 DQt/c[p]進行之資料寫入無效。更具體而言，在行選擇信號 線CSLx[j]被活性化的狀態中，當内部資料掩蔽線DMN[r] 被活性化時，行選擇信號線CSL[j]成為非活性化的狀態。 藉此，例如在資料寫入時即使活性化寫入信號WE，關於資 91839.doc -16- 200427063 料掩蔽信號線DM㈤被活性化之感測放大器23，係禁止對位 兀線BLt/c[k]進行資料寫入。 作為這種構成時，結果内部f料掩蔽線DMN[r]更拉回至 ㈣HII由將㈣資料掩蔽線DMN[r]設為可 展開至例如圖i所示的SA寫入電路13附近之構成，可有效削 減與内部資料掩蔽線DMN[r]連繫的信號線之條數或位移 開關電路的個數。 圖4係圖3所示的DRAM#料寫入時的動作波形（參照該圖 ⑷)與先前裝置（參照該圖⑻)之對比圖。從圖4⑷可清楚得 知，在貧料寫入時，於感測放大器23寫入資料後，在使存 取的胞24之字元4tWL[m]活性化時，與引導動作之情況相 同’ ^進行寫人動作。結果，有所謂不需顛倒感測放大器 23的資料之時間餘裕，在寫人動作時有不需考慮雜訊之影 響的優點。 八體D兒明，在圖4(b)中，CLK為動作用的時脈信號。c〇M 係以從裝置的外部供給的指令信號在某時序輸入讀（11)或 寫入（W)的命令。在此，考慮寫入命令僅輸入一次的情況。 省略活性化的低位址（L〇w a(jderss)。 在先前裝置（例如參照圖6)之情況時，例如圖4(b)所示， 在貢料寫入時，接受輸入指令信號c〇M，活性化對應的字 7L線WL[m]。又，隨著行選擇信號線CSL[j]之活性化，來自 裝置外部之資料寫入至感測放大器2〇2。然後，藉由活性化 感測放大态202放大其資料。當所放大的資料傳送到胞2〇3 並儲存於此（BLt/c[k]係顯示在寫入逆資料之際的波形）。然 91839.doc -17- 200427063 後，藉由非活性化字元線WL[m]，平均化（egualize)位元線 BLt/c[k]之電位並返回初期位準。 另外，如圖4(a)所示，為圖3所示的構成之DRAM時，寫 入動作以如下方式進行。此外，在此以輸入兩次寫入命令 之情況為例。最初的寫入動作為内部資料掩蔽線 DMN[r] = ”High(非活性狀態）”，第2次的寫入動作為内部資 料掩蔽線DMN[r] = ’’Low(活性狀態）’’。 換言之，在資料寫入時，接受輸入指令信號COM，首先， 活性化行選擇信號線CSLx[j]。此時（第1次的寫入動作），當 内部資料掩蔽線DMN[r]為非活性化時，活性化行選擇信號 線CSL[j]。藉此，來自裝置外部的資料通過行選擇電晶體 22、22，寫入至位元線BLt/c[k]。然後，在活性化感測放大 器23之前，活性化對應的字元線WL[m]。繼而，藉由活性 化感測放大器23，將放大的資料儲存在胞24。然後，藉由 非活性化字元線WL[m]，平均化位元線BLt/c[k]之電位並返 回初期位準。 在第2次的寫入動作中，完全活性化内部資料掩蔽線 DMN[r]。此時，在活性化字元線WL[m]之前，與第1次的寫 入動作之情況相同。但是，内部資料掩蔽線DMN[r]係完全 為活性化的狀態。因此，雖活性化行選擇信號線CSLx[j]， 但是不活性化行選擇信號線CSL[j]，結果，内部資料線 DQt/c[p]的資料無法傳至位元線BLt/c[k]。 此時，位元線BLt/c[k]與一般的引導動作之情況相同，讀 取出資料（但是内部資料線DQt/c[p]未讀取出資料，僅進行 91839.doc -18- 200427063 更新）。此外，在非活性化字元線WL[m]之後的動作係與第 1次的寫入動作之情況相同。 如此，在感測放大器23寫入資料之後，於活性化存取的 胞24之字元線WL[m]構成的DRAM中，實現資料掩蔽功能與 貢料線冗餘功能時，由於必須藉由内部資料掩蔽線DMN[r] 控制用以選擇感測放大器23之行選擇信號線CSL[j]，故可 使内部資料掩蔽線DMN[r]更深的配線於胞陣列内。因而， 如先前所說明’根據本實施形態，可有效削減與内部資料 掩蔽線DMN[r]連繫的信號線條數。 其他，本申請發明係不限定於上述（各）實施形態，在實施 階段中不脫離其要旨的範圍内可進行種種變形。再者，上 述⑷實施形態係包含各種階段的發明，藉由所揭示的複數 :構成要件之適#組合可獲得各種發明。例如，即使從（各） 貫施形態所示的全構成要件削除幾個才冓成要彳，在可獲得 ^明所欲解決的課題之攔巾所敘料課題（之至少^固） 0卞，可抽出消除其構成要件的構成作為發明。 [發明之功效] 处Γί，如上詳述’根據本發明，即使在設置資料掩蔽功 犯（7貪料線冗餘功能時，可削減 刖藏配線層數，提供一種可抑 散14耗電力增大的半導體記憶裝置。 【圖式簡單說明】 圖1係顯示本發明之當！本A r h 構成圖。 弟y_DRAM之主要部分的 之第2實施形態的 圖2(a)至（b)係與以往對比顯示本發明 91839.doc -19- 200427063 darm之主要部分的構成圖。 圖3係顯示本發明之第3實施形態的dram之胞的田* μ ;邊部 之構成圖。 圖4(a)至（b)係說明圖3的DRAM中進行資料寫入時的動作 之時序流程圖。 圖5(a)至（b)係用來說明先前技術與其問題點，Dram之輸 入資料線的敷設例之構成圖。 圖6係以往的DRAM之胞的周邊部之構成圖。 圖7係以往的DRAM之資料掩蔽信號線的敷設例之構成 圖。 【圖式代表符號說明】 1〇, 1〇小 ιο+1 胞陣列 lla，llb，lie DN用位移開關電路區塊 12a，12b 緩衝器 13, 13a SA寫入電路 13b SA讀取電路 21 與門電路 22 行選擇電晶體 23 感測放大器（SA) 24 記憶胞 24a 記憶胞電晶體 24b 記憶胞電容器 DI[i]/DO[i] 輸出輸入資料線 DI[i] 輸入資料線 91839.doc -20- 200427063 DO[i] 輸出資料線 BTt/c[k] 位元線 WL[m] 字元線 DQt/c[p] 内部資料線 CSL[j] 行選擇信號線 CSLx[j] 行選擇線 DM[n] 資料掩蔽信號線 DMN[r]，DMN[r(a)]， DMN[r(b)] 資料掩蔽信號線 DMN[r(b)] 内部資料掩蔽線 WE 寫入信號 RE 讀取信號 91839.doc -21 -