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KR970063774A - 오프셋 구조를 가지는 트랜지스터 및 그 제조방법 - Google Patents

오프셋 구조를 가지는 트랜지스터 및 그 제조방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야
트랜지스터의 채널 영역과 소오스와 드레인 영역 사이에 일정간격에 비도핑된 부분을 가지는 오프셋 트랜지스터에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
낮은 누설전류를 가지는 트랜지스터 및 그 제조방법을 제공함에 있다.
3. 발명의 해결방법의 요지
절연기판의 상부에 폴리실리콘 또는 무정질 실리콘으로 이루어진 실리콘막을 도포하고, 상기 실리콘막 상부에 실리콘 산화막으로 이루어진 게이트 절연층을 코팅하는 제1공정과, 상기 게이트 절연층상부에 금속이나 전도성 물질 또는 폴리실리콘 막등으로 이루어진 게이트 전극을 증착하여 포토 리토그래피로 채널 폭에 대응하는 주 게이트 전극과 오프셋 폭에 대응하는 부 게이트 전극으로 분리하여 식각하는 제2공정과, 상기 게이트 절연 층내에 상기 오프셋 영역을 형성하기 위하여 상기 주 게이트 전극과 부 게이트 전극의 상부의 포토 레지스터를 소정의 조건으로 리플로우하기 위한 제3공정과, 상기 리플로우된 포토 레지스터에 의해 도포되지 않은 부분의 게이트 절연층을 식각하고 상기 포토 레지스터를 제거하는 제4공정과, 상기 제4공정을 통한 결과물의 상기 폴리실리콘내의 드레인과 소오스 영역을 형성하기 위하여 상기 주 게이트 전극과 부 게이트 전극과 식각되지 않은 상기 오프셋 영역에 대하여 자기－정렬로 이온주입을 수행하는 제5공정으로 이루어지는 것을 요지로 한다.
4. 발명의 중요한 용도
트랜지스터 제조방법에 적합하다.

Description

오프셋 구조를 가지는 트랜지스터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도 (3a)에서 (3e)는 본 발명의 일실시예에 따른 오프셋 박막 트랜지스터를 제조하기 위한 방법을 설명하기 위한 단면도.

Claims (6)

  1. 오프셋 구조를 가지는 트랜지스터의 제조방법에 있어서 : 절연 기판의 상부에 폴리실리콘 또는 무정질 실리콘으로 이루어진 실리콘막을 도포하고, 상기 실리콘막 상부에 실리콘 산화막으로 이루어진 게이트 절연층을 코팅하는 제1공정과; 상기 게이트 절연층 상부에 금속이나 전도성 물질 또는 폴리실리콘막등으로 이루어진 게이트 전극을 증착하고 포토 리토그래피로 채널 폭에 대응하는 주 게이트 전극과 오프셋 폭에 대응하는 부 게이트 전극으로 분리하여 식각하는 제2공정과; 상기 게이트 절연층내에 상기 오프셋 영역을 형성하기 위하여 상기 주 게이트 전극과 부 게이트 전극의 상부의 포토 레지스터를 소정의 조건으로 리플로우하기 위한 제3공정과; 상기 리플로우된 포토 레지스터에 의해 도포되지 않은 부분의 게이트 절연층을 식각하고 상기 포토 레지스터를 제거하는 제4공정과; 상기 제4공정을 통한 결과물의 상기 폴리실리콘내의 드레인과 소오스 영역 및 상기 오프셋 영역을 형성하기 위하여 상기 주 게이트 전극과 부 게이트 전극과 식각되지 않은 상기 오프셋 영역에 대하여 자기－정렬로 이온주입을 수행하는 제5공정으로 이루어지는 것을 특징으로 하는 트랜지스터 제조방법.
  2. 제1항에 있어서; 상기 제3공정의 소정의 조건은 상기 포토 레지스터를 약 160도 정도에서 약30분간 리플로우하는 것임을 특징으로 하는 트랜지스터 제조방법.
  3. 트랜지스터에 있어서 : 소오스와 드레인 영역과 이웃되고 채널에 의해 이격된 비도핑된 폭을 각기 포함하는 기판상에 위치한 제1막과; 상기 제1막상의 일부에 위치하고 상기 채널의 상부에는 절연부와, 그리고 상기 각기의 비도핑된 폭이 상부에는 각기의 오프셋 마스크 절연부를 포함하는 제2막과; 상기 제2막상의 일부에 위치하고 상기 각기의 오프셋 마스크 절연부의 상부에는 각기 부 게이트 전극부가 위치하고 상기 절연부의 상부에는 주 게이트 전극부가 상기 부 게이트 전극부와 이격되어 위치하는 제3막을 포함하는 것을 특징으로 하는 트랜지스터.
  4. 오프셋 트랜지스터의 제조방법에 있어서, 소오스와 드레인 영역과 이웃되고 채널에 의해 이격된 비도핑된 폭을 각기 포함하는 기판상에 위치한 제1막과; 상기 제1막상의 일부에 위치하고 상기 채널의 상부에는 절연부와, 그리고 상기 각기의 비도핑된 폭의 상부에는 각기의 오프셋 마스크 절연부를 포함하는 제2막과; 상기 제2막상의 일부에 위치하고 상기 각기의 오프셋 마스크 절연부의 상부에는 각기 오프셋 폭에 대응하는 부 게이트가 위치하고 상기 절연부의 상부에는 상기 채널 폭에 대응하는 주 게이트가 상기 부 게이트와 이격되어 위치하는 제3막을 포함하는 것을 특징으로 하는 트랜지스터.
  5. 온오프 전류비를 향상시키기 위한 트랜지스터의 제조방법에 있어서; 절연 기판의 상부에 폴리실리콘 또는 무정질 실리콘으로 이루어진 실리콘막을 도포하고, 상기 실리콘막 상부에 실리콘 산화막으로 이루어진 게이트 절연층을 코팅하는 제1공정과; 상기 게이트 절연층상부에 금속이나 전도성 물질 또는 폴리실리콘막등으로 이루어진 게이트를 증착하여 포토 리토그래피로 채널 폭에 대응하는 주 게이트와 오프셋 폭에 대응하는 부 게이트로 분리하여 식각하는 제2공정과; 상기 제2공정을 통한 결과물의 상기 주 게이트와 부 게이트에 대하여 자기－정렬로 이온주입을 수행하여 소정 폭의 상기 오프 셋 영역 및 상기 폴리 실리콘 내의 드레인과 소오스 영역을 형성하는 제3공정으로 이루어지는 것을 특징으로 하는 트랜지스터 제조방법.
  6. 오프셋 구조를 가지기 위한 트랜지스터의 제조방법에 있어서; 절연 기판의 상부에 폴리실리콘 또는 무정질 실리콘으로 이루어진 실리콘막을 도포하고, 상기 실리콘막 상부에 실리콘 산화막으로 이루어진 게이트 절연층을 코팅하는 제1공정과; 상기 게이트 절연층상부에 금속이나 전도성 물질 또는 폴리실리콘막등으로 이루어진 게이트를 증착하고 포토 리토그래피로 채널 폭에 대응하는 주 게이트와 오프셋 폭에 대응하는 부 게이트로 분리하여 식각하는 제2공정과; 상기 제2공정을 통한 결과물에 절연층을 증착한 후 상기 절연층을 상기 주 게이트와 부 게이트 각기의 측벽상에 남게 에칭하여 상기 게이트에 대하여 자기－정렬로 이온주입을 수행하여 소정 폭의 상기 오프 셋 영역 및 상기 폴리 실리콘 내의 드레인과 소오스 영역을 형성하는 제3공정으로 이루어지는 것을 특징으로 하는 트랜지스터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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