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KR970000881B1 - 반도체 집적 회로 - Google Patents

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KR970000881B1
KR970000881B1 KR1019920022767A KR920022767A KR970000881B1 KR 970000881 B1 KR970000881 B1 KR 970000881B1 KR 1019920022767 A KR1019920022767 A KR 1019920022767A KR 920022767 A KR920022767 A KR 920022767A KR 970000881 B1 KR970000881 B1 KR 970000881B1
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KR
South Korea
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power supply
voltage
supply voltage
transistors
circuit
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히로시 나까야마
Original Assignee
니뽄 덴끼 가부시끼가이샤
세끼모또 다다히로
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Publication date
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Abstract

내용 없음.

Description

반도체 집적 회로
제1도는 기판 바이어싱 전압 발생 회로, 파워-온 회로 및 분압 회로를 포함하는 종래 DRAM 일부의 회로도.
제2도는 제1도에 도시된 파워-온 회로의 일예에 대한 상세한 회로도.
제3도는 제1도에 도시된 분압 회로의 일예에 대한 상세한 회로도.
제4도는 제1도, 5도 및 7도에 도시된 회로부분의 작동 설명을 위한 타이밍도.
제5도는 제1도에 도시된 회로부분에 대응하는 것을 도시하는 본 발명의 제1실시예의 회로선도.
제6도는 제5도에 도시된 파워-온 회로의 일예에 대한 상세한 회로도.
제7도는 제1도에 도시된 회로부분에 대응하는 것을 도시하는 본 발명의 제2실시예에 대한 회로도.
제8도는 제7도에 도시된 파워-온 회로의 일예에 대한 상세한 회로도.
* 도면의 주요부분에 대한 부호의 설명
3 : 전압 강하회로 10 : 파워-온 회로
20 : 대기 모드 기판 바이어싱 전압 발생회로
30,40 : 활성모드 기판 바이어싱 전압 발생회로
100,200,300 : DRAM
본 발명은 반도체 집적 회로에 관한 것이며 특히, 내부 회로와 함께 표면상에 형성된 반도체 기판에 역 바이어싱 전압을 인가하기 위한 기판 바이어싱 전압 발생회로와 외부 전원 전압을 강하하여 기판 바이어싱 전압 발생회로와 내부 회로에 그 작동 전압으로서 공급될 내부 전원 전압을 얻기 위한 전압 강하 회로를 내장한 대규모 반도체 집적회로(LSI)에 관한 것이다.
통상, LSI의 작동 속도를 증가시키고 그 안정도를 개선하기 위하여, LSI는 내부회로와 함께 그 표면상에 형성된 기판에 역 바이어싱 전압(기판 바이어싱 전압)을 인가하며, 집적 회로를 구성하는 MOS 트랜지스터의 기판과 소스/드레인 영역간의 접합 커패시턴스를 감소시키고, 기판 바이어싱 전압에 대한 MOS 트랜지스터의 임계 전압의 의존도를 감소시키는 기판 바이어싱 전압 발생 회로를 포함한다. 기판 바이어싱 전압 발생 회로는 LSI의 전력 소모의 증가와 LSI의 작동 지연 특히, LSI가 외부 시작 제어 신호에 응답할 수 있는 준비 상태로되어 있는 동안 외부 전원 전압이 인가되는 시간부터 시간 주기의 증가와 같은 바람직하지 못한 영향을 최소화할 수 있어야 한다. 이러한 요구 조건을 만족시키는 기술은 일본 공개 특허 공보 소화 제61-95561호에 공개되어 있다.
상기 일본 공개 특허 공보에 설명된 LSI는 기판에 형성된 내부회로의 접지 라인과 기파느이 출력 단자 사이에서 서로 병렬 접속되고 서로 다른 기판 전류 흡수력 즉, 내부회로를 구성하는 MOS 트랜지스터에서의 전류로부터 기판으로 누출되는 전하에 의해 야기된 기판 전류가 접지 라인으로 방전되도록 허용하는 능력을 갖춘 2 기판 바이어싱 전압 발생 회로 부분을 포함한다. LSI는 외부 전원 전압이 인가될때 기판 바이어싱 전압이 소정의 전압으로 증가되는가를 판정하기 위한 제어 신호 발생 회로를 포함한다.
기판 바이어싱 전압 발생 회로 부분중 하나 즉, 대기 상태에서 외부 전원으로부터 LSI에서의 대기 전류에 대응하는 소량의 기판 전류 즉, 대기 상태에서 외부 전원으로부터 LSI로 흐르는 총 전류를 흡수하기에 충분하므로, 그 기판 전류 흡수력은 작고, 따라서 전력 소모는 작다. 다른한편, 다른 기판 바이어싱 전압 발생 회로는 활성 모드에서 LSI의 작동 전류에 대응하는 큰 기판 전류 즉, 활성 모드에서 외부 전원 회로에서 LSI로 흐르는 총 전류를 흡수해야 하므로, 그 기판 전류 흡수력은 크고 따라서, 그 전력 소모도 크다.
인가된 외부 전원 전압이 정상 레벨이고 LSI가 그에 의해 작동하는 시간 주기동안, 기판 바이어싱 전압 발생 회로 부분은 각각 기판 바이어싱 전압을 소정의 전압치에 유지시키도록 작동한다. 상세히 말하면, 외부 전원 전압이 LSI에 인가된 직후와 LSI가 현재까지 어떤 외부 입력 신호에도 응답할 수 있는 상태에 있는 직전 시간 주기동안, 활성 모드 기판 바이어싱 전압 발생 회로 부분은 대량의 기판 전류 흡수 능력에 의해 기판 바이어싱 전압을 소정의 전압치로 급히 증가시키도록 작동하여, LSI의 작동의 시작을 가속시키게 된다. 즉, 외부 전원 전압이 LSI에 인가될때, 제어 신호 발생 회로는 먼저 활성 모드 기판 바이어싱 전압 발생 회로 부분을 활성화시킨다. 그후, 제어 신호 발생 회로가 소정의 전압치에 이른 기판 바이어싱 전압을 검출할때, 상기 제어 신호 발생 회로는 LSI가 작동할 수 있는 것으로 판정하고 LSI의 작동을 시작하기 위한 제어 신호를 발생시킨다. 제어신호는 또한 활성 모드 기판 바이어싱 전압 발생 회로 부분이 저 전력 소모의 대기 모드 기판 바이어싱 전압 발생 회로 부분으로 스위칭 가능하도록 만들어, 기판 바이어싱 전압이 일정하게 유지될 수 있게 된다.
서로 다른 기판 전류 흡수력을 갖춘 기판 바이어싱 전압 발생 회로는 위에서 언급된 바와 같이 LSI의 작동 모드에 의존하여 교번적으로 사용된다. 즉, 다량의 전력을 소모하는 활성 모드 기판 바이어싱 전압 발생 회로는 외부 전원 전압이 LSI에 인가되어 기판 바이어싱 전압의 상승을 가속시킨 후의 짧은 시간과, 전체 LSI의 총 전력 소모를 제한하면서 LSI의 작동 속도를 증가시키기 위하여 정상 레벨 외부 전원 전압을 갖는 LSI의 활성 모드 작동시간에만 기판 전류를 흡수하도록 작동을 한다.
그외에, LSI의 증가된 용량으로 인하여, 외부 전원 전압을 내부 전원 전압으로 강하시켜 내부 전원 전압을 그 내부 회로에 공급하기 위한 전압 강하 회로를 포함하는 경향이 있다.
상기 일본 공개 특허 공보 소화 제61-95561호에 기록된 기술이 그러한 전압 강하 회로를 구비한 LSI에 적용될때, 외부 전원 전압이 LSI에 인가된 후 기판 바이어싱 전압의 상승율이 감소되어, LSI의 작동 시작이 지연된다. 그러한 지연을 피하기 위하여, 전체 칩의 전력 소모는 실제로 증가될 수도 있다. 기판 바이어싱 전압 발생기가 전압 강하 회로로부터의 내부 전원 전압으로 작동되는 LSI에서, 외부 전원 전압을 인가하고 그 정상 작동 기간동안 전력 소모를 감소시킬때 LSI의 작동 시작의 가속을 조정하는 것은 매우 어렵다.
기판 바이어싱 전압 발생 회로와 전압 강하 회로를 구비하는 LSI의 전력 소모를 감소시키기 위하여, 기판 바이어싱 전압 발생 회로는 내부 전원 전압에 의해 작동되어야 한다.
예를 들면, 16M 비트 DRAM은 5V의 외부 전압을 강하시킴으로써 얻어진 3.3V의 내부 전원 전압과 작동할 수 있고 -2.0V 정도의 기판 바이어싱 전압과 작동할 수 있는 것으로 간주된다.
대기 모드 기판 바이어싱 전압 발생 회로 부분이 3.3V의 내부 전원 전압으로 작동될때, 기판 바이어싱 전압 발생 회로 부분 그 자체에 의해 소모될 전류를 포함하는 대기 전류는 기껏해야 300㎂ 일수도 있다. 그러나, 5V의 외부 전원 전압으로 작동될때, 대기 전류는 실제로 최고 7 내지 8mA 정도로 상승되며 그 주요 부분은 기판 바이어싱 전압 발생 회로 부분에 의해 소모된다. 다른 한편, 기판 바이어싱 전압 발생 회로 부분이 전압 강하 회로로부터의 내부 전원 전압에 의해 작동될때, 전체 칩의 전력 소모는 작은 값으로 제한될 수도 있다. 그러나, 외부 전원 전압의 가속시에 LSI의 작동 개시의 가속 영향은 상실된다.
LSI에서 포함된 전압 강하 회로는 외부 전원 전압이 인가된 후 칩내에서 발생된 제어신호에 의해 외부 전원 전압을 강하시키도록 작동을 한다. 더 나아가, 내부 회로를 구성하는 MOS 트랜지스터의 소스/드레인 영역에서 접합 커패시턴스에 의해 주로 제공될 수도 있는 내부 전원 라인의 기생 커패시턴스는 전압 강하 회로의 출력 전압에 의해 충전되어야 한다. 따라서, 칩에서 외부 전원 전압을 충분한 레벨로 상승시키는데 필요한 시간, 외부 전원 전압을 내부 전원 전압으로 강하시키도록 제어 신호를 발생하는데 필요한 시간 및 기생 커패시턴스를 충전하는데 필요한 시간을 포함하는 지연이 불가피하다.
따라서, 상승율이 저하되는 내부 전원 전압에 의해 구동되는 기판 바이어싱 전압 발생 회로를 포함하는 LSI에서, 기판 바이어싱 전압의 상승율도 낮아진다. 상기 일본 공개 특허 공보에서 설명된 LSI가 소정값에 이른 기판 바이어싱 전압의 검출시에 제어 신호 발생 회로에 의해 발생된 제어 신호에 따라 작동하기 시작하므로, 그 작동 시작이 지연된다.
LSI 작동 시작에 관한 상기 언급된 지연을 방지하면서 내부 전원 전압으로 기판 바이어싱 전압 발생 회로를 작동시킴으로써 전체 LSI의 전력 소모를 감소시키기 위한 한가지 방법은 상기 일본 공개 특허 공보에서 사용된 바와 같은 그러한 제어 신호 발생 회로 대신에 파워-온 회로를 사용하는 것이다. 파워-온 회로는 일반적으로 LSI에서 외부 전원 전압의 상승율을 조정하는 기능을 하여, LSI에 대한 외부 시작 제어 신호(예를 들면, MOS에서의 RAS 신호)의 입력을 방지하여, 외부 전원 전압이 소정의 전압치를 초과할때 제어 신호가 입력되도록 허용하여 LSI가 작동기능 상태로 되도록 만드는 제어신호를 발생시킨다. 상기 일본 공개 특허 공보의 제어 신호 발생 회로로부터의 제어 신호 대신에 파워-온 회로로부터의 제어신호를 사용함으로써, 외부 전원 전압의 인가 후 LSI가 작동가능하게 되는 타이밍이 기판 바이어싱 전압의 상승율이 아니라 외부 전원 전압의 상승율에 의해 제어된다. 따라서, LSI의 작동 시작이 분압 회로의 작동시의 지연 즉, 내부 전원 전압의 저하된 상승율에 의해 지연되는 경우가 없다.
파워-온 회로를 갖춘 LSI에서, 파워 온 회로는 내부 전원 전압의 상승율을 반영하는 내부 전원 전압이나 기판 바이어싱 전압 그 자체가 아니라 외부 전원 전압을 조정한다. 따라서, 외부 전원 전압과 내부 전원 전압사이의 상승율에 있어서 큰 차이가 있을때, 기판 바이어싱 전압이, 외부 전원 전압이 소정의 전압치에 이르로서 LSI가 그 작동을 시작하였을때 조차도 내부 전원 전압의 저하된 상승율로 인하여 소정의 전압치에 이르지 않을 수도 있다.
그러한 경우에, LSI는 기판 바이어싱 전압의 제2전력 정도에 있을 수도 있는 MOS 트랜지스터의 임계전압이 아직까지 소정의 전압에 이르지 않는다 할지라도 작동을 시작할 수도 있다. 따라서, 대기 모드에서의 대기 전류와 활성 모드에서의 작동 전류가 소정의 값 이상으로 증가된다. 대기 모드 기판 바이어싱 전압 발생 회로 부분과 활성 모드 기판 바이어싱 전압 발생 회로 부분이 그러한 레벨로 증가된 기판 전류를 흡수할 능력이 없기 때문에, LSI 작동시작 후 기판 바이어싱 전압은 LSI의 작동 시작시의 전압치로 제한되며 따라서 MOS 트랜지스터의 임계 전압은 소정의 전압치에 결코 이르지 못하게 된다. 그 결과, LSI는 작동 모드와 무관하게 그 작동시작 후 조차도 대량의 전류로 작동하고, 따라서 LSI의 전력 소모가 증가되고 오동작이 발생할 수도 있다.
따라서, 본 발명의 목적은 위와 같은 기판 바이어싱 전압 발생 회로를 포함하는 LSI에서 발생하는 경향이 있고, 외부 전원 전압의 인가후 내부 전원 전압의 상승 지연으로 인한 전력 소모와 오동작의 증가를 방지하면서, 저전력 소모의 전압 강하 회로와 기판 바이어싱 전압 발생 회로를 포함하는 고속 LSI를 제공하도록 하는 것이다.
본 발명에 따른 LSI는 내부 회로와 함께 한 표면상에 형성된 반도체 기판에 역 바이어싱 전압을 인가하기 위한 기판 바이어싱 전압 발생 회로와 공급된 외부 전원 전압을 내부 전원 전압으로 강하시키고 내부 전원 전압으로부터 얻어진 작동 전압을 기판 바이어싱 전압 발생 회로와 내부 회로로 공급하는 전압 강하 회로를 포함하는 단일 칩 LSI로, 기판 바이어싱 전압 발생회로가 대량의 기판 전류를 흡수할 수 있는 활성 모드 기판 바이어싱 전압 발생 회로부분을 포함하되, 그 전류 흡수 능력이 외부 전원 전압과 내부 전원 전압간의 스위칭에 응답하여 스위칭되며, 또한 소량의 전류 흡수 능력을 갖춘 대기 모드 기판 바이어싱 전압 발생 회로 부분을 포함하며, 파워-온 회로가 LSI에 작동 전원 전압을 인가한 직후 LSI에서 초기 상승 단계동안 외부 전원 전압의 전압치의 조정의 결과에 응답하여 활성 모드 기판 바이어싱 전압 발생 회로 부분의 작동 전원 전압을 외부 전원 전압으로부터 내부 전원 전압으로 스위칭 함으로써 활성 모드 기판 바이어싱 전압 발생 회로 부분의 기판 전류 흡수 능력을 제어하기 위해 포함되는 특성이 있다.
활성 모드 기판 바이어싱 전압 발생 회로 부분은 출력 발전 주파수가 파워-온 회로로부터의 제어-신호로 인해 외부 전원 전압과 내부 전원 전압간의 작동 전압의 스위칭에 의해 변동되는 발진 회로를 포함한다. 활성 모드 기판 바이어싱 전압 발생 회로 부분의 기판 전류 흡수력은 그 발진 회로의 발진 주파수의 변동에 의해 변동된다.
본 발명에 따른 LSI에서, 다량의 기판 전류를 흡수할 수 있는 활성 모드 기판 바이어싱 전압 발생 회로는 외부 전원 전압이 인가될 때 먼저 활성화된다. 이 경우, 내부 전원 전압의 상승 시간에서의 지연이 있을 경우 조차도, 기판 바이어싱 전압을 LSI에서의 외부 전원 전압의 증가와 함께 신뢰도 있게 증가하며, 기판 바이어싱 전압의 상승율은 활성 모드 기판 바이어싱 전압 발생 회로 부분이 내부 전원 전압만으로 작동할때 그 상승율 보다 높으며, 따라서 그 기판 바이어싱 전압은 LSI가 작동 시작할때의 시간에서 예정된 전압값에 신뢰할 수 있게 도달되게 된다. 따라서, 전체 칩의 전력 소모의 증가와 내부 회로를 구성하는 MOS 트랜지스터의 임계 전압 강하로 인해 야기된 회로의 어떠한 오동작도 일어나지 않게 된다.
본 발명의 상기 및 그외 다른 목적, 특성 및 장점은 첨부도면과 관련하여 이루어지는 본 발명의 다음의 상세한 설명을 참고로 하여 더욱 분명해질 것이다.
본 발명의 이해를 촉진시키기 위하여, 본 발명과 관련된 상기 일본 공개 특허 공보에서 설명된 종래의 DRAM의 회로부분은 제1도 내지 제4도를 참조하여 먼저 설명될 것이다. 제1도에서, 본 발명과 관련된 종래의 DRAM(100)의 회로 부분은 내부회로의 접지 전위와 비교하여 음의 전위이며 내부회로(도시되지 않음)와 함께 그 위에 형성된 P형 실리콘 기판에 인가되는 역 바이어싱 전압 VS를 발생하기 위한 기판 바이어싱 전압 발생회로를 포함한다. 기판 바이어싱 전압은 제1도의 출력단자(4)에서 출력된다. 상기 회로부분은 외부 전원 라인(1)으로부터 공급된 외부 전원 전압 VA를 강하하여, 내부 전원 라인(2)을 통해 기판 바이어싱 전압 발생회로에 공급될 내부 전원 전압 VB를 얻기 위한 전압 갈하회로(3)와, 외부 전원 전압이 DRAM에 인가된후 외부 전원 전압 VA의 상승율에 따라서 기판 전류 또는 기판 바이어싱 전압 발생회로의 출력 단자(4)로부터 DRAM(100)의 접지 라인(5)으로 흐르는 전류의 흡수력을 스위칭 하기 위한 파워-온회로(10)를 더 포함한다.
VA, VB및 VS는 각각 외부 전원 전압, 내부 전원 전압 및 기판 바이어싱 전압을 나타내며, 각각 외부 전원 전압을 DRAM에 인가한 직후의 과도 상태와, 정상 안정 상태를 모두 포함한다.
기판 바이어싱 전압 발생 회로는 대기 모드 기판 바이어싱 전압 발생 회로(20)와, 상기 회로(20)와 병렬 접속된 활성 모드 기판 바이어싱 전압 발생 회로(30)로 구성된다. 활성 모드 기판 바이어싱 전압 발생 회로(20)와 대기 모드 기판 DRAM 전압 발생 회로(30)의 병렬회로는 출력단자(4)와 접지 라인(5) 사이에 접속된다. 기판 DRAM 전압 발생 회로(30)의 병렬회로는 출력단자(4)와 접지 라인(5) 사이에 접속된다. 기판 DRAM 전압 발생 회로(20),(30)는 각각 전하 펌핑(pumping) 소자를 형성하며, 각각 내부 회로를 구성하는 N 채널 MOS 트랜지스터로부터 누출된 전하를 출력단자(4)로부터 기판으로 펌핑하고, 공지의 전하 펌핑 작동에 의해 이것을 접지 라인(5)으로 방전하여, 출력단자(4)에서 기판 DRAM 전압 VS를 제공하는 작용을 한다.
즉, 활성 모드 기판 DRAM 전압 발생 회로(30)는 출력단자(4)와 접지 라인(5)사이에 순방향으로 직렬 접속된 한쌍의 다이오드 접속형 N 채널 MOS 트랜지스터 NCP1및 NCP2와 한 단자가 상기 N 채널 MOS 트랜지스터 사이의 접점에 접속된 캐패시터 C30으로 구성된 전하 펌핑 회로(30A)와, 3단 CMOS 인버터와 궤환회로(30F)를 포함하는 링 발진기(30B)와 링 발진기(30B)의 발진 출력 f30을 증폭 변환 및 파 성형(wave-shaping)하여 이것을 캐패시터 C30의 다른 전극에 공급하기 위한 반전기(30C)로 구성된 발진회로를 포함한다.
3단 CMOS 인버터는 소스 전극이 N 채널 MOS 트랜지스터 N1을 통하여 접지 라인(5)에 접속되는 N 채널 MOS 트랜지스터 N5와 소스 전극이 P 채널 MOS 트랜지스터 P1을 통하여 내부 전원 라인(2)에 접속되는 P 채널 MOS 트랜지스터 P5를 포함하는 제1단과, P 채널 MOS 트랜지스터 P6와 N 채널 MOS 트랜지스터 N6을 포함하는 제2단과, P 채널 MOS 트랜지스터 P7과 N 채널 MOS 트랜지스터 N7을 포함하는 제3단을 포함한다.
캐패시터 C30은 출력단자(4)로부터 N 채널 MOS 트랜지스터 NCP1를 통해 공급되는 전하로 충전되며, 이것을 N 채널 MOS 트랜지스터 NCP2를 통해 접지 라인(5)에 방전한다.
캐패시터 C3의 충전 및 방전을 링 발진기(30B)의 발진 주파수 f30에 대응하는 주파수에서 교대로 발생한다. 따라서, 출력 단지(4)에서의 기판 바이어싱 전압 VS는 발진기 출력 f30의 주파수에 비례하는 값을 갖는다.
활성 모드 기판 바이어싱 전압 발생 회로(30)는 활성 모드에서의 작동 전류오 인해 야기된 기판 전류를 흡수할 수 있다.
대기 모드 기판 바이어싱 전압 발생 회로(30)는 출력 단자(4)와 접지 라인(5) 사이에서 순방향으로 직렬 접속된 한쌍의 다이오드 접속식 N 채널 MOS 트랜지스터 NCP3및 NCP4와 한 전극이 상기 N 채널 MOS 트랜지스터 사이의 접점에 접속된 캐패시터 C20으로 구성된 전하 펌핑회로(20A)와, P 채널 MOS 트랜지스터 P8 및 N 채널 MOS 트랜지스터 N8의 제1세트, P 채널 MOS 트랜지스터 P9 및 N 채널 MOS 트랜지스터 N9의 제2세트, P 채널 MOS 트랜지스터 P10 및 N 채널 MOS 트랜지스터 N10의 제3세트로 구성된 3단 CMOS 반전기를 포함하는 링 발진기(20B)와 반전기(20C)로 구성된 발진회로를 포함한다. 캐패시터 C20은 출력단자(4)로부터의 전하로 충전되고, 이것을 링 발진기(20B)의 발진주파수 f20에 대응하게 교번적으로 접지 라인(5)에 방전하여, 출력단자(4)에서 발진 출력의 주파수 f20에 비례하는 값을 갖는 기판 바이어싱 전압 VS를 발생한다.
대기 모드 기판 바이어싱 전압 발생 회로(20)의 기판 전류의 흡수력은 대기 모드에서 대기 전류로 인해 야기된 기판 전류를 흡수하기에 충분할 정도로 작다.
이러한 기판 바이어싱 전압 발생 회로(20 및 30)에서, 트랜지스터 P1 및 N2의 게이트 전극에는 파워-온회로(10)로부터 신호 S1가 공급되며, 트랜지스터 N1 및 P2의 게이트 전극에는 각각의 반전기(6 및 7)로부터의 반전 신호 S1가 공급받는다.
기판 바이어싱 전압 발생 회로(20 및 30)의 기판 전류 흡수력은 전하 펌핑회로(20A 및 30A)의 캐패시터 C20, C30의 커패시턴스와, 링 발진기(20B 및 30B)의 발진 출력의 주파수 f20, f30에 각각 비례한다. 활성 모드에서 링 발진기(20B 및 30B)의 작동 전압이 높을수록 발진 출력의 주파수 f20 및 f30가 각각 더 높아진다.
파워-온 회로(10)는 여기에 인가된 외부 전원 전압 VA을 조정하기 위한 검출 부분(10A)과, 검출 부분(10A)으로부터의 신호 SO와, 기판 바이어싱 전압 발생 회로(20),(30)를 제어하기 위한 제어신호 S1, 및 내부 회로용 반전 RAS 신호를 발생하기 위한 외부 RAS 신호에 응답하는 제어부분(10B)으로 구성된다. 제2도에서, 검출 부분(10A)은 외부 전원 전압 라인(1)과 접지 라인(5) 사이에 접속되며 저항 R10, P 채널 MOS 트랜지스터 P21와 P 채널 MOS 트랜지스터 P22의 직렬 회로로 구성된 직렬 회로와(단, 각각의 P 채널 MOS 트랜지스터 P21과 P22의 게이트 및 드레인 전극은 함께 접속되어 다이오드 접속을 형성하며), 외부 전원 전압 라인(1)과 접지 라인(5) 사이에 접속되며, P 채널 MOS 트랜지스터 P23와 N 채널 MOS 트랜지스터 N21로 구성된 CMOS 반전기와, 각각의 게이트 및 드레인 전극이 함께 접속되어 다이오드 접속을 형성하는 N 채널 MOS 트랜지스터 N22, N23 및 N24의 직렬회로와, 반전기(10Aa 및 10Ab)의 직렬 접속을 포함한다. 트랜지스터 P23과 N21의 공통 접속된 게이트 전극은 트랜지스터 P22의 드레인 전극과 저항 R10 사이의 접점에 접속되고, 그 공통 접속된 드레인 전극은 인버터(10Aa)의 압력 단자에 접속된다. 반전기(10Ab)의 출력 신호 SO는 제어부분(10B)에 접속된다.
제어부분(10B)은 출력신호 SO와 반전기(10Bc)에 의해 외부에서 인가된 RAS 신호를 반전시킴으로써 얻어진 반전된 RAS 신호에 응답하여 제어신호 S1을 출력하기 위한 2-입력 NOR 게이트(10Ba)와, 신호 SO 와 RAS 신호에 응답하여 반전된 RAS 신호를 출력하기 위한 2-입력 NOR 게이트(10Bb)로 구성된다. 제2도에 도시된 파워-온 회로에서, 2-입력 NOR 게이트(10Ba)와 반전기(10Bc)를 제외한 부분은 외부 전원 전압 Va의 인가시에 DRAM(100)의 입력 제어를 위해 필요하며, DRAM(100)이 기판 바이어싱 전압 발생 회로를 포함하든 포함하지 않든 관계없이 통상적으로 칩상에 제공된다.
제3도에서, 전압 강하 회로(3)는 기준 전압 발생기 부분(3A)과 분압기 부분(3B)을 포함한다. 기준 전압 발생기 부분(3A)은 외부 전원 전압 라인(1)과 접지 라인(5) 사이에 정전류원(3Aa)과 다이오드-접속 P 채널 MOS 트랜지스터 P31의 직렬 접속과 정전류원(3Ab), 다이오드-접속 P 채널 MOS 트랜지스터 P32 및 저항 R31의 직렬 접속을 포함하여, P 채널 MOS 트랜지스터 P31의 임계전압 VTP1(예를들면, -1.4V)과 P 채널 MOS 트랜지스터 P32의 임계치 VTP2(예를들면, -0.7V) 사이의 전압차의 절대치 VTP즉, VTP=VTP1-VTP2=0.7V를 발생한다.
기준전압 발생부분(3A)은 외부 전원 라인(1)과 접지 라인(5) 사이에 접속되고, P 채널 MOS 트랜지스터 P33와 저항 R32, R33의 직렬 접속으로 구성된 회로를 포함하여, 외부 전원 전압을 분압하여 저항 R32 및 R33과 차동 증폭기 회로(3Ac) 사이의 접점에서 전압 VRD를 얻게된다. 차동 증폭기(3Ac) 는 전압 VRD와 전압차 VTP간의 차에따라 P 채널 MOS 트랜지스터 P33의 게이트 전압을 변동시켜, 출력 전압 VR이 일정하게 되도록 트랜지스터 P33의 컨덕턴스를 제어하게 된다.
구동 부분(3B)은 외부 전원 라인(1)과 내부 전원 라인(2) 사이에 접속되며, 가변 컨덕턴스 소자로 작용하는 P 채널 MOS 트랜지스터 P34와, 내부 전원 전압 VB와 기준 전압 발생기 부분(3A)의 출력 전압 VR사이의 차에 따라서 트랜지스터 P34의 게이트 전압을 변동시켜 내부 전원 전압 Vb이 일정하게 되도록 트랜지스터 P34의 컨덕턴스를 제어하는 차동 증폭기 회로(3Ba)를 포함한다.
제3도에서, DRAM에 인가된 외부 전원 전압 VA가 OV에서부터 상승하는 것으로 간주하면, 전압 강하회로(3)는 외부 전원 전압 VA가 기준 전압 발생기 부분(3A)의 트랜지스터 P31의 임계 전압의 절대치에 대응하는 적어도 1.4V에 이를때까지 작동하지 않으며, 따라서 발생된 내부 전원 전압 VB는 없다. 외부 전원 전압 VA가 1.4V 이상으로 증가될때, 내부 전원 전압 VB는 그와 함께 증가하기 시작한다.
그러나, 내부 전원 전압의 증가의 초기 단계에서, 점선으로 둘러싸인 부분에 도시된 캐패시터 CINT는 충전되어야 한다.
캐패시터 CINT는 내부 전원 라인(2)과 관련된 총 커패시턴스이며, 이것은 내부 회로를 구성하는 MOS 트랜지스터의 소스/드레인 영역의 접합 커패시턴스와, 포유(stray) 커패시턴스를 포함한다. 내부 전원 전압을 안정화시키기 위하여, 약 1000pF의 안정화 캐패시터를 부가할 수도 있다. 16M 비트 DRAM의 경우, 캐패시터 CINT는 약 수천 pF 정도일 수도 있으며, 예를들면 5V의 외부 전원 전압 VA가 3.3V의 내부 전원 전압 VB로 강하될때, 캐패시터 CINT를 충전하는데 필요한 시간이 수백 ㎲로 되는 경우가 있을 수도 있다. 외부 전원 전압 VA를 인가할때부터 내부 전원 전압 VB가 소정의 전압치에 이를때까지의 시간 주기에서 기준 전압 VR을 발생하는데 필요한 시간가 캐패시터 CINT를 충전하는데 필요한 시간으로 인해 야기된 시간 지연이 있다할 지라도, 내부 전원 전압 VB의 상승율은 캐패시터 CINT의 충전 시간에 주로 의존하고, 내부 전원 전압 VB의 상승율은 외부 전원 전압 VA의 상승율보다 낮은 경향이 있다. 이러한 경향은 외부 전원 전압의 상승율이 더 높아질때 강화된다. 일반적으로 외부 전원 전압 VA의 상승율(상승 그라디언트)이 DRAM(100)의 외부적으로 제공된 전원 회로의 특성에 의존하므로, 내부 전원 전압 VB의 상승율은 전압 강하 회로의 특성과 외부 정원 회로의 특성에 의해 영향을 받는다. 어쨌든, 외부 전원 전압이 인가될때 외부 전원 회로의 특성에 관계없이 DRAM(100)의 작동 실패는 없어야 한다.
제4도는 MOS 트랜지스터의 임계 전압치 VT와 기판 바이어싱 전압 VS사이의 관계뿐만 아니라, 외부 전원 전압 VA의 인가 직후의 과도 변동을 포함하는 외부 전원 전압 VA, 내부 전원 전압 VB및 기판 바이어싱 전압 VS의 변동을 시간과 함께 도시한 것이다. 제4도에 도시된 바와같이, 외부 전원 전압 VA가 시간 tO에서 DRAM에 인가될때, 저항 R10과 파워-온 회로(10)의 접지 라인(5)(제2도)사이의 전압은 즉, 트랜지스터 P23과 N21로 구성된 CMOS 인버터의 입력 전압은 전압 VA가 OV에서부터, 트랜지스터 P21 및 P22의 임계 전압 VTP(예를들면, 약 -0.7V)의 합의 절대치(12VTP1=1.4V)에 대응하는 값까지 상승하는 주기에서 트랜지스터 P21 및 P22 중 최소한 하나가 비전도 상태에 있기 때문에 실제로 OV이다. 따라서, 신호 SO는 H(하이)레벨로 된다.
외부 전원 전압 VA가 12VTP1이상으로 더 증가할때, 트랜지스터 P21 및 P22는 도전상태로 되기 시작하여, 트랜지스터 P23 및 N21의 게이트 커패시턴스를 충전하여, 게이트 전압 즉, CMOS 반전기의 입력 신호 전압이 외부 전원 전압 VA의 증가화 함께 증가되게 한다. 그러나, 트랜지스터 N21, N22, N23 및 N24 중 최소한 하나가 트랜지스터 P23 및 N21의 게이트 전압이 트랜지스터 N21 내지 N24의 임계 전압 VTN(예를 들면, 0.7V) 의 합(4VTN=2.8V)에 이를때까지 비도전 상태이므로, 트랜지스터 P23 및 N21로 구성된 CMOS 반전기의 출력 신호 즉, 반전기 Aa의 압력 신호는 L(로)레벨로 유지되고, 따라서, 검출 부분의 출력신호 SO는 H 레벨로 유지된다. 따라서, 한 입력에서 H 레벨 신호를 공급받는 2-입력 NOR 게이트(10Ba 및 10Bb)로부터의 제어 신호 S1과 반전된 RAS 신호는 RAS 신호의 레벨과 무관하게 L 레벨로 된다. 그 결과, 내부 회로로의 RAS 신호 입력은 금지되고, 따라서 DRAM(100)은 작동 금지된다.
이때, 활성 모드 기관 바이어싱 전압 발생 회로(30)의 P 채널 MOS 트랜지스터 P1은 제어 신호 S1에 의해 턴온되고, N 채널 MOS 트랜지스터 N1도 반전기(6)에 의해 신호 S1을 반전시킴으로써 얻어진 H 레벨 신호에 의해 턴온된다. 따라서, 링 발진기(30B)의 제1단에서의 CMOS 반전기가 내부 전원 라인(2)과 접지 라인(5) 사이에 접속되어 자체 발진한다. 전하 펌프 회로(30A)는 링 발진기(30B)의 발진 출력 f30에 의해 구동되어 출력단자(4)로부터 전하를 펄프 업(pump up)하여, 기판 전위 VS가 급히 감소된다. 다른 한편, 대기 모드 기판 바이어싱 전압 발생 회로(20)에서, P 채널 MOS 트랜지스터 P2는 반전기(7)에 의해 반전된 신호 S1인 H 레벨 신호에 의해 턴 오프된다. 이 신호 S1을 공급받는 게이트 전극을 구비하는 N 채널 MOS 트랜지스터 N2도 이에 의해 턴 오프되므로, 링 발진기(20B)는 내부 전원 라인(2)과 접지 라인(5)으로부터 분리되어, 발진하지 않게 된다. 따라서, 전하 펌프 회로(20A)도 그 작동을 정지하고 따라서 기판 바이어싱 전압 발생 회로(20)는 기판 바이어싱 전압 감소에 기여하지 않는다.
외부 전압원 전압 VA의 증가와 함께 증가하는 트랜지스터 P23 및 N21의 게이트 전압이 2.8V의 상기 전압치를 초과할 때, 트랜지스터 N21 내지 N24가 턴온된다. 따라서, 반전기(10Aa)의 압력 신호가 그 상태를 H 레벨로부터 L 레벨로 변하고, 따라서 신호 SO가 H 레벨에서 L레벨로 변동된다. 그 결고, 2-입력 NOR 게이트(10Ba),(10Bb)로부터의 제어신호 S1과 반전된 RAS 신호는 RAS 신호에 의해 제어된다. 즉, RAS 신호는 내부회로로 통과하도록 허용되며, 따라서 DRAM(100)은 작동상태로 들어간다.
제2도에 도시된 경우에 있어서, RAS 신호가 H 레벨에 있을 때 반전된 RAS 신호는 L 레벨로 되고, 따라서 DRAM(100)는 대기 모드로 세팅된다. 기판 바이어싱 전압 발생 회로에서, 제어 신호 S1이 H 레벨로 되기 때문에 대기 모드 기판 바이어싱 전압 발생 회로(20)의 링 발진기(20B)가 내부 전원 라인(2)에 접속되고 자체 발진한다. 그 상기 전하 펌핑 회로(20A)는 링 발진기(20B)의 출력 f20에 의해 구동되고, 따라서 발진 주파수에 실제로 비례하는 크기의 기판 전류가 흡수되며, 역 바이어싱 전압 VS이 출력단자(4)에 인가된다. 이 경우, 활성 모드 기판 바이어싱 전압 발생 회로(30)는 정지 상태로 있는다.
RAS 신호가 L 일 때, 내부회로로 입력되는 반전된 RAS 신호는 H 레벨로 되고, 따라서 DRAM(100)은 활성 모드로 세팅된다. 이 경우, 제어신호 S1이 L 레벨로 되기 때문에, 활성 모드 기판 바이어싱 전압 발생회로(30)를 작동가능하게 된다. DRAM(100)이 작동하기 시작할 때 외부 전원 전압 VA의 전압 VA1은 다음 식으로 표시된다.
VA1=2VTP+4VTN(=4.2V) 즉, DRAM(100)은 외부 전원 전압 VA가 DRAM에 인가시에 OV에서 VA1(=4.2V)로 증가할때까지 내부 회로에 의해 RAS 신호를 수신하는 것이 금지된다. 이 상태에서, 기판 전류를 흡수하는 능력이 큰 활성 모드 기판 바이어싱 전압 발생 회로(30)가 활성화되어, 기판 바이어싱 전압 VS를 감소시키게 된다. 외부 전원 전압 VA가(제4도의 시간 t1에서) 값 VA1초과할 때, RAS 신호가 내부회로로 입력되는 것을 금지하는 것이 제거되며, 제어신호 S1가 반전된 RAS 신호의 레벨은 RAS 신호에 의해 제어된다.
달리 말하면, RAS 신호는 기판 바이어싱 전압 발생 회로 및 내부회로의 작동 모드, 활성 모드 또는 대기 모드를 선택하며, DRAM(100)의 작동이 개시된다.
내부 전원 전압 VB가 제4도의 곡선(1)으로 도시된 바와같이 외부 전원 전압 VA의 속도보다 약간 낮은 속도로 외부 전원 전압 VA와 실제로 동시에 증가하기 시작한다.
그러한, 경우 DRAM(100)이 작동상태로 되는 순간 t1에서, 기판 바이어싱 전압 VS는 제4도의 곡선(2)으로 도시된 바와같이 전압 VSS에 이른다. 전압 VSS는 실제로 기판 바이어싱 전압 VS의 2 제곱인 MOS 트랜지스터 임계 전압 Vr가 기판 바이어싱 전압 VS에 대해 포화의 경향을 나타내는 범위에서의 기판 바이어싱 전압이다. 따라서, 내부 회로를 구성하는 MOS 트랜지스터의 임계 전압 Vr는 소정의 전압치 VTS로 세팅되고, 따라서, DRAM에서의 기판 바이어싱 전압 VS의 변동 영향은 충분히 작게된다.
다른 한편, 외부 전원 전압 VA의 상승률이 매우 높고 따라서 내부 전원 전압 VB의 증가가 제4도의 곡선(4)으로 도시된 바와같이 외부 전원 전압의 증가에 비해 비교적 낮은 속도로 발생할 때, 기판 바이어싱 전압 VS의 저감은 제4도의 곡선(5)으로 도시된 바와같이 지연된다. 따라서, 시간 t1에서 얻어진 전압 VS의 증가는 소정의 전압 VSS보다 작은 전압 VS1로 제한된다. 따라서, 내부 회로의 각각의 MOS 트랜지스터의 임계 전압 Vr는 제14도의 우측 하단에 있는 그래프로 도시된 바와같이 소정의 임계 전압 VTS보다 낮은 VT1로 남게된다. 따라서, DRAM(100)의 작동의 시작시에, 내부 회로의 각각의 MOS 트랜지스터의 드레인 전류는 외부 전원 전류로부터 칩으로 흐르는 작동시작 전류가 소정치 이상 일동안 작동상태로 된다.
DRAM의 작동모드가 RAS 신호에 응답하여 활성 모드에서 대기 모드로 스위칭될 때, 활성 모드 바이어싱 전압 발생 회로(30)는 대기 모드 기판 바이어싱 전압 발생 회로(20)로 스위칭된다. 따라서 활성화된 대기 모드 기판 바이어싱 전압 발생 회로(20)가 소정치를 초과하는 작동 시작 전류로 인하여 기판 전류를 흡수할 수 없을 때, 시간 t1에서의 기판 바이어싱 전압 VS1은 그후 현재 상태로 유지되며, 제4도의 곡선(6)으로 도시된 바와같이 소정의 전압 VS1에 이를 수 없다.
그결과, MOS 트랜지스터의 임계 전압 Vr는 DRAM(100)이 대기 모드로 스위칭된 후 조차도 낮은 값 VT1로 유지되며, 따라서 증가된 작동 시작 전류가 대기 모드에서 대시 전류로 된다.
다른 한편, DRAM이 시간 t1에서 활성 모드로 세틸될 때, 활성 모드 기판 바이어싱 전압 발생 회로(30)는 계속 작동한다. 이 경우, 그러나 내부 회로는 예를들면 어드레스 신호와 같은 외부 입력 신호에 작동하므로, 이러한 작동으로 인한 작동 전류가 흐르게 된다. 이 경우 작동 전류는 내부 전류의 MOS 트랜지스터의 저임계 전압치 Vr와 대응하게 소정의 값보다 큰 값으로 된다. 활성 모드 기판 바이어싱 전압 발생 회로(30)가 이와같이 증가된 작동 전류로 인하여 기판 전류를 흡수할 수 없기 때문에, 시간 t1 이후의 기판 바이어싱 전압은 대기 모드에서 소정의 전압 VSS보다 낮은 값 VS1에서 유지되고, 따라서 활성 모드에서의 작동 전류는 상기 소정의 값보다 큰 값으로 된다.
위에서 언급된 바와같이, 이 작동이 시간 t1에서 시작한 후, DRAM(100)의 작동 전류는 그 작동 모드에 무관하게 소정의 값보다 큰 값에서 유지되고, 따라서, 전력 소모는 증가되며 메모리 셀의 메모리 전류는 용량은 손실되는 경향이 있다.
제5도는 본 발명의 제1실시예에 따른 16M 비트 DRAM을 도시하며, 제1도에 도시된 구성 성분과 공통인 구성 성분은 각각 공통인 참조 번호로 표시된다. 제5도에 도시된 DRAM은 활성 모드 기판 바이어싱 전압 발생 회로와 파워-온 회로의 구성을 제외하면 제1도에 도시된 것과 동일하다.
제5도에서, 활성 모드 기판 바이어싱 전압 발생 회로(40)는 외부 전원 전압 VA와 내부 전원 전압 VB사이의 작동 전원 전압을 스위칭하는 기능을 갖는 링 발진기(40B)를 포함한다. 파워-온 회로(11)는 활성 모드 기판 바이어싱 전압 발생 회로(40)와 대기 모드 기판 바이어싱 전압 발생 회로(20) 사이의 스위칭을 형성하기 위한 신호 S1 뿐만 아니라, 회로(40)의 작동 전원 전압을 스위칭하기 위한 제어 신호 S2를 출력한다.
회로(40)의 전하 펌핑 회로(40A), 대기 모드 기판 바이어싱 전압 발생 회로(20) 및 전하 강히 회로(3)의 구성은 제1동 도시된 종래의 DRAM(100)에서 사용된 것과 각각 동일하다. 제5도에 도시된 DRAM(200)에서, 5V의 외부 전원 전압 VA은 3.3V의 내부 전원 전압 VB으로 강화되며, 기판 바이어싱 전압 발생 회로부(20 또는 40)에 의해 발생된 -2.2V의 전압은 기판 바이어싱 전압 VSS으로 사용된다. MOS 트랜지스터의 임계 전압 VTS는 -2.2V의 기판 바이어싱 전압 VSS에 의해 0.7V의 값으로 세팅된다.
기판 바이어싱 전압 발생 회로(40)의 발진 회로는 링 발진기(40B)를 주 성분으로 포함한다. 링 발진기(40B)는 P 채널 MOS 트랜지스터 PS와 N 채널 MOS 트랜지스터 N5를 포함하는 제1단과, P 채널 MOS 트랜지스터 P6와 N 채널 MOS 트랜지스터 N6를 포함하는 제2단, 및 P 채널 MOS 트랜지스터 P7과 N 채널 MOS 트랜지스터 N7을 포함하는 제3단으로 구성된 3-단 CMOS 반전기와, CMOS 반전기의 출력단자 즉, 제3단의 트랜지스터 P7 및 N7의 공통 드레인 전극과 CMOS 반전기의 입력 단자 즉, 제1단의 트랜지스터 P5 및 N5의 공통 전극 사이에 접속된 궤한 회로(40F)를 포함한다. P 채널 MOS 트랜지스터는 외부 전원 라인(1)과 CMOS 반전기의 각각의 MOS 트랜지스터 단의 더 높은 전위의 측면 전극 즉, 트랜지스터 P5, P6 및 P7의 소스 전극 사이와, 이러한 전극과 내부 전원 라인(2) 상에 각각 접속된다.
즉, MOS 트랜지스터 P5의 소스 전극은 P 채널 MOS 트랜지스터 P4A의 드레인 전극과, 트랜지스터 P4A와 직렬 접속된 P 채널 MOS 트랜지스터 P1A의 소스 전극을 통하여 내부 전원 라인(2)에 접속되고, P 채널 MOS 트랜지스터 P3A의 드레인 전극과, 트랜지스터 P3A와 직렬 접속된 P 채널 MOS 트랜지스터 P1B의 소스 전극을 통하여 외부 전원 라인(1)에 접속된다.
트랜지스터 P6의 소스 전극은 P 채널 MOS 트랜지스터 P4b의 드레인 전극을 통하여 내부 전원 라인(2)에 접속되고, P 채널 MOS 트랜지스터 P3B의 드레인-수소 전극을 통하여 외부 전원 라인(1)에 접속된다. MOS 트랜지스터 P7의 소스 전극은 P 채널 MOS 트랜지스터 P3C의 드레인-소스 전극을 통하여 외부 전원 라인(1)에 접속된다.
트랜지스터 P3A, P3B, P3C의 게이트 전극은 차후에 상세히 설명되는 파워-온 회로(11)로부터 제어 신호 S2를 공급받으며, 트랜지스터 P4A, P4B, P4C의 게이트 전극은 반전기(8)에 의해 반전된 제어 신호 S2를 공급받는다. 트랜지스터 P1A, P1B의 게이트 전극은 파워-온 회로(11)로부터 제어 신호 S1을 공급받는다. 더 나아가, N 채널 MOS 트랜지스터 N1는 CMOS 반전기의 제1단의 트랜지스터 N5의 소스 전극과 접지 라인(5) 사이에 접속되고, 트랜지스터 N1의 게이트 전극은 반전기(6)에 의해 반전된 제어 신호 S1을 공급받는다.
활성 모드 기판 바이어싱 전압 발생 회로(40A)를 구성하는 전하 펌프 회로(40A)의 회로 구성은 제1도에 도시된 DRAM(100)의 전하 펌프 회로(30A)의 회로 구성과 동일하다.
따라서, 본 발명의 제1실시예에 따른 DRAM(200)의 활성 모드 기판 바이어싱 전압 발생 회로(40)는 링 발진기(40B)의 발진 주파수 f40에 따라서, 즉 작동 전원 전압이 외부 전원 전압 VA인가 또는 내부 전원 전압 VB인가에 따라 변하는 2기판 전류 흡수력을 갖는다.
안정화되는 외부 전원 전압 VA와 내부 전원 전압 VB를 갖는 즉, VA=V∝=5V,VB=VINT=3.3V인 활성 모드에서, 본 실시예에 따른 DRAM(200)에 있어서, 활성 모드 바이어싱 전압 발생 회로(40)이 링 발진기(40B)의 작동 전압인 내부 전원 전압 VINT에 의해 약 25KHz에서 자체 발진한다.
전하 펌핑 회로(40A)는 링 발진기(40B)의 발진 출력에 응답하여 외부 전원 회로로부터 칩을 통하여 흐르는 약 80mA의 작동 전류로 인한 약 수백 A의 기판 전류를 흡수하여, 출력 단자(4)와 접지 라인(5) 사이에 -2.2V의 기판 바이어싱 전압 VSS를 발생시킨다. 다른 한편, DRAM(200)이 대기 모드에 있을 때, 대기 모드 기판 바이어싱 전압 발생 회로(20)의 링 발진기(20B)는 그 작동 전원 전압인 내부 전원 전압 VINT에 의해 200KHz에서 자체 발진하며, 전하 펌프(20A)의 이 발진 출력에 응답하여 칩에 흐르는 약 300A의 대기 전류로 인해 야기된 약 10A의 전류를 흡수하여, -2.2V의 기판 바이어싱 전압 VSS를 출력 단지(4)에 공급한다.
제6도에서, 본 실시예에 따른 DRAM(200)의 파워-온회로(11)는 제2도에 도시된 종래의 파워-온 회로(10)의 구성 성분 뿐만 아니라, 그 검출 부분(11A)에서 제어 신호 S2를 발생하는 회로를 포함한다. 제어 신호 S2를 발생하기 위한 제어 신호 발생 회로는 외부 전원 라인(1)과 접지 라인(5) 사이에, P 채널 MOS 트랜지스터 P24와 N 채널 MOS 트랜지스터 N26의 직렬 회로와, CMOS 반전기의 출력 신호를 파형 성형하는 반전기(11Aa),(11Ab),(11Ac)의 직렬 접속을 포함하며, 논리 매칭에 의해 제어 신호 S2를 출력한다.
제4도에서, DRAM(200)에 외부 전원 전압을 인가한 후 외부 전원 전압 VA, 내부 전원 전압 VB, 및 기판 바이어싱 전압 VS은 종래의 DRAM(100)에서 위에서 언급된 그들의 과도 상태와 비교하여 도시된다. 과도 상태에서, 외부 전원 전압 VA가 2VTP보다 낮고, 이때 VTP는 P 채널 MOS 트랜지스터 P21, P22 각각의 임계 전압이며 -0.7일 때, P 채널 MOS 트랜지스터 P21, P22는 오프 상태에 있다. 따라서, 저항 R10 접지라인(5) 사이 전압 즉, 트랜지스터 P24와 N24로 구성된 CMOS 반전기의 입력 전압은 0V이고, 따라서 출력 제어 신호 S2는 L 레벨에 있다. 외부 전원 전압 VA가 위에서 언급된 전압 1.4V를 초과할 때, 트랜지스터 P21,P22는 턴온되어, 그들의 게이트 케패시턴스의 충전을 개시한다. 이들 트랜지스터로 구성된 CMOS 인버터의 입력 전압은 외부 전원 전압 VA의 증가와 함께 증가한다. 그런, 전압 VA가 2VTN보다 낮고, VTN이 N 채널 MOS 트랜지스터 N25 및 N26의 임계 전압이며, 0.7V일 때, 트랜지스터 N25 및 N26중 적어도 하나는 오프 상태에 있다. 따라서, 트랜지스터 N24, N25로 구성된 CMOS 반전기의 출력 신호가 H 레벨에서 유지되고, 제어 신호 S2는 L 레벨에서 유지된다. 더 나아가, 트랜지스터 P23,N21로 구성된 CMOS 반전기의 입력 전압이 N 채널 MOS 트랜지스터 N21, N22, N23 및 N24의 임계 전압의 합 4VTN(=2.8V)보다 낮기 때문에, 이들 제 N 채널 MOS 트랜지스터중 적어도 하나는 오프 상태에 있다. 따라서, 거출 부분(11A)의 출력 신호는 H 레벨에 있고, 2-입력 NOR 게이트(10Ba 및 10Bb)의 출력 제어 신호 S1 및 반전된 RAS 신호는 RAS신호의 상태와 무관하게 L 레벨로 된다. 즉, DRAM(200)의 작동은 금지된다.
이 경우, 링 발전기(20A)의 N 채널 MOS 트랜지스터 N2와 P 채널 MOS 트랜지스터 P2가 각각 반전기에 의해 반전된 H 레벨 신호 S1와 L 레벨 신호 S1에 의해 턴 오프 되기 때문에, 대기 모드 기판 바이어싱 전압 발생 회로(20)는 내부 전원 라인(2) 및 접지 라인(5)으로부터 분리되며, 발진이 정지된다. 다른 한편, 활성 모드 기판 바이어싱 전압 발생 회로(40)에서, P 채널 MOS 트랜지스터 P1A, P1B는 L 레벨 제어 신호 S1로 인하여 온 상태에 있고, N 채널 MOS 트랜지스터 N1은 반전기(6)에 의해 반전된 신호 S1인 H 레벨 신호에 의해 턴온된다. 더 나아가, P 채널 MOS 트랜지스터 P3A는 L 레벨 제어 신호 S2에 의해 턴온되고, P 채널 MOS 트랜지스터 P4A는 반전기(8)에 의해 반전된 제어 신호 S2인 H 레벨 신호에 의해 턴 오프된다. 따라서 링 발진기(40B)의 3-단 CMOS 반전기의 제1단은 외부 전원 라인(1)과 접지 라인(5) 사이에 접속되고, 작동 전압으로서 외부 전원 전압 VA에 의해 자기 발진한다.
전하 펌프 회로(40A)는 링 발진기(40A)의 발진 출력 f40에 의해 구동되고, 제4도의 곡선(7)으로 도시된 바와같은 큰 기판 전류 흡수 능력에 의해 기판 바이어싱 전압 VS를 급속히 낮춘다. 기판 바이어싱 전압 VS의 강하율은, 작동 전압과 그에 따른 기판 전류 흡수력이 종래의 DRAM에서 보다 크기 때문에 제4도의 곡선(1)으로 도시된 바와 같이 전압 강하 회로(3)의 작동 지연없이 내부 전원 전압 VB에 의해 종래의 DRAM(100)의 회로(30)가 구동될 때, 제2도의 곡선(2)에 의해 도시된 것보다 높다. 더 나아가, 이 경우, 회로(40)의 작동 전압이 외부 전원 전압 VA이기 때문에, 기판 바이어싱 전압 VS는 전압 강하 회로(3)의 작동지연의 영향없이, 외부 전원 전압 VA의 증가에 이어 급속히 강하된다.
외부 전원 전압 VA가 더 증가되고, 트랜지스터 P24, N25의 게이트 전극이 제4도의 시간 t2에서 VTN에 이를 때, 파워-온 회로(11)의 검출 부분(11A)로부터의 제어신호 S2는 L 레벨에서 H 레벨로 스위칭된다. 그 결과, 트랜지스터 P3A, P3B, P3C는 턴 오프된다. 더 나아가, 트랜지스터 P4A, P4B, P4C가 반전기(8)에 의해 반전된 신호 S2인 L 레벨 신호에 의해 턴온되므로, 링 발진기(40B)의 작동 전압은 제4도의 곡선(4)으로 도시된 바와같이 낮은 속도로 증가하고, 외부 전원 전압 VA는 내부 전원 전압 VB로 스위칭된다.
따라서, 링 발진기(40B)의 발진 출력 f40의 주파수는 낮아지고, 따라서 전하 펌프 회로(40A)의 기판 전류 흡수 능력은 낮아진다. 그러나, 신호 So가 H 레벨에 있기 때문에, DRAM(200)의 작동은 금지되고, 따라서 기판 바이어싱 전압 VS은 제4도의 곡선(8)으로 도시된 바와같이 시간 t0에서 t2까지의 시간 주기와 비교하여 더 낮은 속도로 낮추어지며, 시간 t1에서 소정 전압 VSS에 이른다. 시간 t2에서의 외부 전원 전압 VA의 전압치 VA2는 VA2=2VTP+2VTN=2.8V로 표시된다.
외부 전원 전압 VA가 더 증가하여, 시간 t1에서 소정의 전압VA1(=2VTP+4VTN=4.2V)에 이를 때, 파워-온 회로(11)의 검출 부분(11A)의 출력 신호 So는 H 레벨에서 L 레벨로 스위칭된다. 따라서, DRAM(200)은 작동 상태로 된다.
이때, 기판 바이어싱 전압 VS이 소정의 전압 VSS에 이르렀고, 내부 회로를 구성하는 MOS 트랜지스터의 임계 전압이 소정치 TTS에 이르렀기 때문에, 이들 MOS 트랜지스터의 드레인 전류 즉, DRAM(200)의 작동 시작 전류는 충분히 작다. 이때, RAS 신호가 H 레벨에 있을 경우, 반전된 RAS 신호는 L 레벨로 되고, 제어 신호S1는 H 레벨로 된다. 따라서, DRAM(200)은 대기 모드로 설정된다.
회로(40)에서, P 채널 MOS 트랜지스터 P1A, P1B는 신호 S1에 의해 턴 오프되고, N 채널 MOS 트랜지스터 N1은 반전기(6)에 의해 반전된 신호 S1인 L 신호에 의해서도 턴 오프된다. 따라서, 링 발진기(40B)는 외부 전원 라인(1)과 내부 전원 라인(2)으로부터 단절되며, 따라서 작동 정지된다. 다른 한편, 회로(20)에서, N 채널 MOS 트랜지스터 N2는 신호 S1에 의해 턴온되고, 트랜지스터 P2는 반전기(7)에 의해 반전된 신호 S1인 L 레벨 신호에 의해 턴온된다. 따라서, 링 발진기(20A)는 내부 전원 라인(2)과 접지 라인(5) 사이에 접속되고, 그 작동이 개시된다. 즉, 시간 t1후, 회로(20)는 회로(40) 대신 작동한다.
회로(20)의 전류 흡수 능력이 충분히 다할지라도, 자동 시작 전류는 이때 충분히 작이지기 때문에, 당해회로(20)는 이 전류로 인한 기판 전류를 흡수할수 있고, 따라서, 제4도의 곡선(3)으로 도시된 바와 같이 시간 t1후에 기판 바이어싱 전압 VS를 소정 전압 VSS에 유지할 수 있게 된다.
다른 한편, RAS 신호가 시간 t1에서 L 레벨에 있을 때, 반전된 RAS 신호는 H 레벨로 되고, 따라서 DRAM(200)은 활성 모드로 세팅된다. 이때, 제어 신호 S1는 L 레벨에 있기 때문에, 기판 바이어싱 전압 발생 회로(40)의 회로(40)는 대기 모드의 경우와는 반대로 작동 상태로 들어간다. 활성 모드에서, 어드레스 신호와 같은 외부 입력 신호가 내부 회로에 공급되고, 내부 회로의 작동으로 인한 작동 전류는 칩을 통해 흐른다. 그러나 이 경우, 내부 회로의 MOS 트랜지스터의 임계 전압이 소정의 전압치 VTS에 이르기 때문에, 임계 전압의 불충분한 감소로 인한 작동 전류의 증가는 없다. 회로가 소정의 작동 전류로 인하여 기판 전류를 흡수할 충분한 능력을 갖기 때문에, 시간 t1후에 기판 바이어싱 전압 VS를 소정의 값 VSS에 유지할 수 있다.
설명된 바와 같이, 본 발명에 따른 DRAM(200)에서 활성 모드 기판 바이어싱 전압 발생 회로(40)는 외부 전원 전압 VA의 인가 직후에 제4도의 시간 t0에서 t2까지의 시간 주기에서 초기 스테이지에서 외부 전원 전압 VA에 의해 발진한다. 따라서, 제4도의 곡선(7)으로 도시된 기판 바이어싱 전압 VS의 저감율은 제4도의 곡선(2)으로 도시된 내부 전원 전압 VB에 의해 작동하는 경우보다 항상 더 높고, 외부 전원 전압 VA의 증가를 신뢰할 만하게 따른다. 따라서, DRAM(200)이 작동 시작하는 순간에, 기판 바이어싱 전압 VS은 소정의 전압 VSS에 이르고, 그 작동 전류는 소정의 작은 값을 갖게 된다. 따라서, 후속 작동시에 기판 바이어싱 전압의 불충분한 감소로 인한 전력 소모의 고려할 만한 증가는 없다.
종래의 16M 비트 DRAM에서, 외부 전원 전압의 상승률이 변동되고, 내부 전원 전압의 상승률이 지연되어 -2.2V인 작동 시간(t1)에서의 기판 바이어싱 전압이 -1.0V조차도 이르지 않게 되는 경우는 없다. 그러한 경우에, 0.7V인 내부 회로를 구성하는 N 채널 MOS 트랜지스터의 임계 전압은 약 0.3V로 제한된다. 따라서, 대기 모드에서의 대기 전류는 300㎂에서 약 1mA로 상승된다. 종래의 DRAM에서 이부 전원 전압의 인가시에 내부 전원 전압이 낮은 상승률로 인해 전력 소모가 수배에 이르게 되는 경우가 있을 수 있다할지라도, 본 발명에 따른 DRAM에서는 그러한 문제점이 없다. 더 나아가, 본 발명에서 내부 회로의 MOS 트랜지스터의 드레인 전류의 상승으로 인한 메모리 셀 내부의 손실은 없다.
위에서 설명된 활성 모드 기판 바이어싱 전압 발생 회로(40)는 단일 링 발진기를 포함하고, 외부 전원 전압에서 내부 전원 전압으로 작동 전압을 스위칭 함으로써 외부 전원 전압의 인가시에 기판 전류 흡수력을 스위칭한다. 그와 같은 기판 전류 흡수력의 스위칭은 작동 전압이 외부 전원 전압으로 고정되는 제1링 발진기와 작동 전압이 내부 전원 전압으로 고정되는 제2링 발진기를 구비한 활성 모드 기판 바이어싱 전압 발생 회로에 의해 실현될 수 있다.
본 발명의 제2실시예에 따른 DRAM(300)을 도시하는 제7도에서, 활성 모드 기판 바이어싱 전압 발생 회로(50)는 작동 전압이 외부 전원 전압 VA로 고정되는 기판 바이어싱 전압 발생 회로(51)와 , 작동 전압이 내부 전원 전압 VB로 고정되는 전압 발진 회로(52)로 형성되고, 파워-온 회로(12)는 제5도에 도시된 실시예에서 제어 신호 S1 대신 제어 신호 S3,S4를 출력하도록 설계된다. DRAM(300)의 전압 강하 회로(3)와 대기 모드 기판 바이어싱 전압 발생 회로(20)는 제5도에 도시된 DRAM(200)의 구성과 동일한 구성을 갖는다.
기판 바이어싱 전압 발생 회로(51)는 3-단 CMOS 반전기를 포함하는 링 발진기(51B)와 링 발진기(51B)의 발진 출력 f51을 반전 및 증폭하기 위한 반전기로 구성된 발진 회로와, 모두 제5도의 회로(40A)와 동일한 방식으로접속된 캐패시터 및 N 채널 MOS 트랜지스터 NCP1, NCP2로 구성된 전하 펌프 회로(51A)를 포함한다. P 채널 MOS 트랜지스터 P11은 외부 전원 라인(1)과 링 발진기(51B)의 CMOS 반전기의 제1단의 더 높은 전위측 즉, 제1단의 P 채널 MOS 트랜지스터의 소스 전극 사이에 접속되고, N 채널 MOS 트랜지스터 N11는 접지 라인(5)과 접지측 전극 즉, 이 N 채널 MOS 트랜지스터의 소스 전극 사이에 접속된다. 트랜지스터 P11의 게이트 전극은 파워-온 회로(12)로부터 제어 신호 S2를 공급받으며, 트랜지스터 N11의 게이트 전극은 반전된 S2 신호를 공급받는다. 기판 바이어싱 전압 발생 회로(51)의 기판 전류 흡수력은 기판 바이어싱 전압 발생 회로(40)가 외부 전원 전압 VA와 작동할 때 제5도에 도시된 상기 기판 바이어싱 전압 발생 회로(40)와 동일하다.
마찬가지로, 기판 바이어싱 전압 발생 회로(52)는 3-단 CMOS 반전기와 반전기로 구성된 링 발진기(52B)와, 전하 펌프 회로(51A)와 동일한 방식으로 접속된 캐패시터 및 N 채널 MOS 트랜지스터 NCP5, NCP6로 구성된 전하 펌프 회로(52A)를 포함한다. 링 발진 회로(52B)의 제1단 CMOS 반전기는 P 채널 MOS 트랜지스터 P12를 통하여 내부 전원 라인(2)에 접속되고, N 채널 MOS 트랜지스터 N12를 통하여 접지 라인(5)에 접속된다.
트랜지스터 P12의 게이트 전극은 파워-온 회로(12)로부터 제어 신호 S3을 공급받고, 트랜지스터 N12의 게이트 전극은 반전된 제어 신호 S3을 공급받는다. 기판 바이어싱 전압 발생 회로(52)의 기판 전류 흡수력은, 제5도의 회로(40)가 내부 전원 전압 VB로 작동할 때, 제5도의 회로(40)의 경우와 동일하다.
본 실시예에 따른 DRAM(300)의 파워-온 회로(12)를 도시하는 제8도의 경우에 있어서, 제어 부분(12B)은 제6도에 도시된 파워-온 회로(11)의 것과 도일한 성분 뿐만 아니라, 제어 신호 S3을 발생하기 위한 반전기(12B)와 2-입력 NAND 게이트(12Bb)와 제어 신호 S4를 발생하기 위한 반전기(12Bc)를 포함한다.
제4도, 제7도 및 제8도에 있어서, 제어 신호 S2가 시간 t0에서 0V에서 VA2(=2│VTP│+2VTN=2.8V)까지 DRAM(300)에 인가된 외부 전원 전압의 범위에서 L 레벨에 있으므로, 한 입력이 L 레벨 신호 S2로 공급받는 2-입력 NAND 게이트(12BE)의 출력 제어 신호 S3는 H 레벨에 있어야만 한다.
더 나아가, 신호 S0가 이 시간에 H 레벨에 있어야 하므로, H 레벨 신호 S0를 공급받은 2-입력 NOR 게이트(10BA),(10BB)는 각각 L 레벨 신호를 제공해야만 한다. 따라서, 내부 회로로 입력되는 반전된 RAS 신호와 반전기(12BC)에 의해 반전된 2-입력 NOR 게이트(10BA)로부터의 L 레벨 출력 신호인 제어 신호 S4는 각각 RAS 신호의 상태와 무관하게 각각 L 레벨 신호와 H 레벨 신호로 된다. 그 결과, 신호 S2는 제4도의 시간 t0에서 t2까지의 주기에서 L 레벨로 되며, 따라서, 기판 바이어싱 전압 발생 회로(51)는 제4도의 곡선(7)에서 되시된 바와 같이, 기판 바이어싱 전압 VS을 낮추기 위해, 작동 전압으로서 외부 전원 전압 VA으로 작동한다.
외부 전원 전압 VA이 2.8V을 초과할 때, 제어 신호 S2는 L 레벨에서 H 레벨로 반전되며, 제어 신호 S3의 레벨은 반전기(12Ba)의 출력 신호에 의해 제어된다. 신호 S0가 외부 전원 전압 VA가 제4도의 시간 t1에서 VA1(=2VTP)한 입력이 H 레벨로 공급받는 2-입력 NAND 게이트(10BA)의 출력 신호가 L 레벨이기 때문에, 한 입력이 반전기(12Ba)에 의해 반전되는 2-입력 NOR 게이트(10Ba)의 L 레벨 출력 신호로 공급받는 2-입력 NAND 게이트(12Bb)의 출력 제어 신호 S3은 L 레벨로 된다. 다른 한편, 제어 신호 S4와 반전된 RAS 신호는 각각 RAS 신호의 상태와 무관하게 H 레벨과 L 레벨로 유지된다. 따라서, 단지 제어 신호 S3만이 t2에서 t1까지의 주기에서 L 레벨이기 때문에, 기판 바이어싱 전압 발생 회로(51)는 그 작동을 정지하고, 그 대신 기판 바이어싱 전압 발생 회로(52)가 내부 전원 전압 Vb로 작동한다.
이 주기동안 기판 전류 흡수력은 링 발진기(52B)의 발진 입력 f52의 저 주파수와 대응하게 작다. 그러나, DRAM(300)이 주기에서 작동이 금지되므로, 기판 바이어싱 전압 VS는 제4도의 곡선(8)으로 도시된 바와 같이 DRAM(200)에서와 같이 소정의 값 VSS로 낮추어진다.
외부 전원 전압 VA가 4.2V를 초과할 때, 제어 신호 S0가 H 레벨에서 L 레벨로 스위칭되기 때문에, 한 입력이 L 레벨 신호를 공급받는 2-입력 NOR 게이트(10Ba),(10Bb)의 출력은 RAS 신호의 레벨에 의해 제어되며, DRAM(300)은 작동 상태로 돌아간다. RAS 신호가 H 레벨에 있을 때, DRAM(300)은 대기 모드로 세팅된다. 한 입력이 L 레벨 신호 S0를 공급받고, 다른 입력이 반전기(10BC)로부터의 L 레벨의 반전된 RAS 신호를 공급받는 2-입력 NOR 게이트(10Ba)는 H 레벨 출력 신호를 제공한다.
따라서, 한 입력이 2입력 NOR 게이트(10Ba)의 H 레벨 출력에 접속되는 반전기(12Ba)로부터의 L 레벨 신호를 공급받는 2-입력 NAND 게이트(12Bb)로부터의 제어 신호는 H 레벨로 된다.
반전기(12Bc)에 의해 반전된 2-입력 NOR 게이트(10Ba)의 H 레벨 출력 신호인 제어 신호 S4는 L 레벨로 된다. 그 결과, 시간 t1후에, DRAM(300)이 대기 모드에 있을 때, 제어 신호 S4만이 L 레벨로 되고, 대기 모드 기판 바이어싱 전압 발생 회로(20)의 작동은 DRAM(200)의 경우에서처럼 기판 바이어싱 전압 VS를 소정의 값 VSS로 유지한다. 다른 한편, RAS 신호가 L 레벨에 있을때, DRAM(300)은 활성 모드로 세팅되고, 제어 신호 S3, S4 및 반전된 RAS 신호는 대기 모드와 반대로, L 레벨, H레벨 및 H 레벨로 각각 된다. 따라서, 내부 회로는 어드레스 신호와 같은 와부 신호에 근거하여 작동한다.
활성 모드 기판 바이어싱 전압 발생 회로(50)에서, 기판 바이어싱 전압 발생 회로(52)의 링 발진기(52B)는 내부 전원 전압 VB에 의해 발진하며, 링 발진기(52B)의 발진 출력 f52에 의해 구동된 전하 펌프 회로(52A)는 DRAM(200)의 경우에서처럼 기판 바이어싱 전압 VS를 소정의 전압 VSS에 유지한다.
본 실시예에 따른 DRAM(300)에서 파워-온 회로(12)의 제어 부분(12B)은 극히 일부만 복잡해지고, 제어 부분에 의해 점유되는 기판 바이어싱 전압 발생 회로의 칩 영역은 증가될 수도 있다. 그러나, 회로(50)가 각각 외부 전원 VA와 내부 전원 전압 VB전용인 링 발진기(51B),(52B) 및 전하 펌프 회로(51A),(52A)를 포함하므로, 각각 기판 전류 흡수력을 분리하여 결정할 수 있다. 기판 바이어싱 전압 발생 회로를 구비하는 DRAM의 기판 바이어싱 전압이 너무 낮을 때, MOS 트랜지스터의 게이트 전극과 기판 사이의 게이트 산화 물막의 향복 전압이 충분하지 않게 되고, 활성 모드에서 내부 회로의 작동 속도가 MOS 트랜지스터의 드레인 전류의 결핍 및/또는 기판 바이어싱 전압 발생 회로의 전력 소모로 인하여 감소된다. 본 실시예에 따른 DRAM(300)에서, 외부 전원 전압의 인가시에 기판 바이어싱 전압의 감소 속도는 쉽게 최적 상태로 되기 때문에, 그와 같은 단점은 효과적으로 극복될 수 있다.
본 발명이 DRAM에 적용되는 것으로 설명되었으나, 본 발명은 유사한 효과를 갖는 SRAM 또는 다른 논리 집적 회로와 같이 두 작동 모드, 즉 활성 모드 및 대기 모드를 갖는 어떠한 LSI에도 응용될 수 있다.
본 발명이 특정 실시예를 참고로 설명되었을지라도, 이러한 설명은 제한을 위한 것이 아니다. 본 발명의 상기 실시예 및 다른 실시예의 여러가지 응용이 본 발명의 설명을 참조하면 본 기술 분야의 기술자에게는 명백할 것이다. 따라서, 첨부 도면은 본 발명의 실제 범위내에 속하는 어떠한 변형이나 실시예도 커버할 것이다.

Claims (17)

  1. 반도체 집적 회로에 있어서, 외부 전원 전압이 공급되게 하기 위한 전원 단자와 ; 상기 전원 단자에 연결되어, 상기 외부 전원 전압보다 낮은 대부 전원 전압을 발생시키기 위한 수단과 ; 기판 바이어스 전압을 발생시키기 위한 바이어스 전압 발생기와 ; 상기 전원 단자에 연결되고 상기 외부 전원 전압의 레벨에서의 변화에 응답하여, 상기 외부 전원 전압이 스위칭-온되는 시간으로부터 소정의 시간 주기 동안 제어 신호를 발생시키기 위한 수단과 ; 발생되는 상기 제어 신호의 제1상태에 응답하여, 제1전류 용량을 가진 상기 기판 바이어스 전압을 발생시키기 위해 상기 기판 바이어스 전압 발생기로 하여금 상기 외부 전원 전압에 의거하여 동작하게 하는 수단 ; 및 상기 제어 신호의 제2상태에 응답하여, 상기 제1전류 용량보다 낮은 제2전류 용량을 가진 상기 기판 바이어스 전압을 발생시키기 위해 상기 내부 전원 전압에 의거하여 상기 기판 바이어스 전압 발생기로 하여금 동작하게 하는 수단을 구비하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 제1상태에 응답하는 수단이 각각 상기 전원 단자에 연결된 다수의 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제2항에 있어서, 상기 트랜지스터들이 소스, 드레인, 및 게이트 전극을 가진 MOS 트랜지스터이며, 상기 다수의 트랜지스터들의 상기 소스 및 게이트 전극이 각각 상기 전원 단자 및 상기 제어 신호 발생 수단에 연결되는 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항에 있어서, 상기 제2상태에 응답하는 상기 수단이 각각 상기 내부 전원 전압 발생 수단에 연결되는 다수의 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  5. 제4항에 있어서, 상기 트랜지스터들이 각각 소스, 드레인, 및 게이트 전극들을 가진 MOS 트랜지스터들이며, 상기 다수의 트랜지스터들의 소스 및 게이트 전극들이 각각 상기 내부 전압 발생 수단 및 상기 제어 신호 발생 수단에 연결되는 것을 특징으로 하는 반도체 집적 회로.
  6. 반도체 집적 회로에 있어서, 외부 전원 전압이 공급되게 하는 전원 단자와 ; 상기 전원 단자에 연결되어, 상기 외부 전원 전압보다 낮은 대부 전원 전압을 발생시키기 위한 수단과 ; 제1 및 제2전압 발생기를 포함하는 기판 바이어스 전압 발생기로서, 상기 제1전압 발생기는 작동시 제1전류 용량을 가진 기판 바이어스 전압을 발생시키고, 상기 제2전압 발생기는 작동시 상기 제1전류 용량보다 낮은 제2전류 용량을 가진 기판 바이어스 전압을 발생시키는 기판 바이어스 전압 발생기와 ; 활성 모드에서 상기 내부 전원 전압을 공급하므로써 상기 제1전압 발생기를 작동시키고, 대기 모드에서 상기 내부 전원 전압을 공급하므러써 상기 제2전압 발생기를 작동시키는 수단과 ; 상기 전원 단자에 연결되어, 상기 외부 전원 전압의 스위치-온에 의해 초래된 상기 외부 전원 전압의 천이 상태를 나타내는 제어 신호를 발생시키는 수단 ; 및 상기 제어 신호에 응답하여, 상기 제2전압 발생기가 정지되어 있는 동안 상기 외부 전원 전압을 공급하므로써 상기 제1전압 발생기를 작동시키는 수단을 구비하는 것을 특징으로 하는 반도체 집적 회로.
  7. 제6항에 있어서, 상기 제1전압 발생기가 각각 상기 전원 단자에 연결된 다수의 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  8. 제7항에 있어서, 상기 트랜지스터들이 소스, 드레인, 및 게이트 전극을 가진 MOS 트랜지스터이며, 상기 다수의 트랜지스터들의 상기 소스 및 게이트 전극이 각각 상기 전원 단자 및 제어 신호 발생 수단에 연결되는 것을 특징으로 하는 반도체 집적 회로.
  9. 제6항에 있어서, 상기 제2전압 발생 수단이 각각 상기 내부 전원 전압 발생 수단에 연결되는 다수의 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  10. 제9항에 있어서, 상기 트랜지스터들이 각각 소스, 드레인, 및 게이트 전극들을 가진 MOS 트랜지스터들이며, 상기 다수의 트랜지스터들의 소스 및 게이트 전극들이 각각 상기 내부 전압 발생 수단 및 상기 제어 신호 발생 수단에 연결되는 것을 특징으로 하는 반도체 집적 회로.
  11. 반도체 집적 회로에 있어서, 외부 전원 전압이 공급되게 하는 전원 단자와 ; 상기 전원 단자에 연결되어, 상기 외부 전원 전압보다 낮은 내부 전원 전압을 발생시키기 위한 수단과 ; 작동시 상기 내부 전원 전압에 의거하여 상기 제1전류 용량을 가진 기판 바이어스 전압을 발생시키도록 동작하는 제1기판 바이어스 전압 회로와 ; 작동시 상기 내부 전원 전압에 의거하여 제1전류 용량보다 큰 제2전류 용량을 가진 제2기판 바이어스 전압을 발생시키도록 동작하는 제2기판 바이어스 전압 회로와 ; 작동시 상기 외부 전원 전압에 의거하여 상기 제1전류 용량보다 큰 제3전류 용량을 발생시키도록 동작하는 제3기판 바이어스 전압 회로와 ; 상기 반도체 집적 회로의 대기 모드에 응답하여 상기 제2 및 제3기판 바이어스 전압 회로가 정지되어 있는 동안 상기 제1기판 바이어스 전압 회로를 작동시키는 제1수단과 ; 상기 반도체 집적 회로의 활성 모드에 응답하여 상기 제1 및 제3기판 바이어스 전압 회로가 정지되어 있는 동안 상기 제2기판 바이어스 전압 회로를 작동시키는 제2수단과 ; 상기 전원 단자에 연결되어 상기 외부 전원 전압을 스위치-온하므로써 초래된 상기 외부 전원 전압의 천이 상태를 나타내는 제어 신호를 발생시키는 수단과 ; 상기 제어 신호에 응답하여 상기 제1 및 제2기판 바이어스 전압 회로가 정지되어 있는 동안 상기 제3기판 바이어스 전압 회로를 작동시키는 제3수단을 구비하는 것을 특징으로 하는 반도체 집적 회로.
  12. 제11항에 있어서, 상기 제1기판 바이어스 전압 회로가 각각 상기 내부 전원 전압 발생 수단에 연결된 다수의 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  13. 제12항에 있어서, 상기 트랜지스터들이 소스, 드레인, 및 게이트 전극을 가진 MOS 트랜지스터이며, 상기 다수의 트랜지스터들의 상기 소스 전극이 상기 내부 전원 전압 발생 수단에 연결되고, 상기 트랜지스터들중 하나의 게이트 전극이 상기 제1활성 수단에 연결되는 것을 특징으로 하는 반도체 집적 회로.
  14. 제11항에 있어서, 상기 제2기판 바이어스 전압 회로가 상기 내부 전원 전압 발생 수단에 연결되는 다수의 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  15. 제14항에 있어서, 상기 트랜지스터들이 각각 소스, 드레인, 및 게이트 전극들을 가진 MOS 트랜지스터들이며, 상기 다수의 트랜지스터들의 소스 전극들이 상기 내부 전압 발생 수단에 연결되고 상기 트랜지스터들중 하나의 게이트 전극이 상기 제2활성 수단에 연결되는 것을 특징으로 하는 반도체 집적 회로.
  16. 제11항에 있어서, 상기 제3기판 바이어스 전압 회로가 각각 상기 전원 단자에 연결된 다수의 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  17. 제16항에 있어서, 상기 트랜지스터들이 각각 소스, 드레인, 및 게이트 전극들을 가진 MOS 트랜지스터들이며, 상기 다수의 트랜지스터들의 소스 전극들이 상기 전원 단자에 연결되고, 상기 트랜지스터들중 하나의 게이트 전극이 상기 제3활성 수단에 연결되는 것을 특징으로 하는 반도체 집적 회로.
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