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KR950704142A - 앤티록 제어장치(anti-lock controller) - Google Patents

앤티록 제어장치(anti-lock controller)

Info

Publication number
KR950704142A
KR950704142A KR1019950702038A KR19950702038A KR950704142A KR 950704142 A KR950704142 A KR 950704142A KR 1019950702038 A KR1019950702038 A KR 1019950702038A KR 19950702038 A KR19950702038 A KR 19950702038A KR 950704142 A KR950704142 A KR 950704142A
Authority
KR
South Korea
Prior art keywords
circuit
processing
signal
output
variable memory
Prior art date
Application number
KR1019950702038A
Other languages
English (en)
Other versions
KR100215266B1 (ko
Inventor
요시오 가타야마
가즈미 야스즈미
마사히로 사카구치
Original Assignee
구라우치 노리타카
스미토모 덴키 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=16978391&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR950704142(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 구라우치 노리타카, 스미토모 덴키 고교 가부시키가이샤 filed Critical 구라우치 노리타카
Publication of KR950704142A publication Critical patent/KR950704142A/ko
Application granted granted Critical
Publication of KR100215266B1 publication Critical patent/KR100215266B1/ko

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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60T—VEHICLE BRAKE CONTROL SYSTEMS OR PARTS THEREOF; BRAKE CONTROL SYSTEMS OR PARTS THEREOF, IN GENERAL; ARRANGEMENT OF BRAKING ELEMENTS ON VEHICLES IN GENERAL; PORTABLE DEVICES FOR PREVENTING UNWANTED MOVEMENT OF VEHICLES; VEHICLE MODIFICATIONS TO FACILITATE COOLING OF BRAKES
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    • B60T8/32—Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force responsive to a speed condition, e.g. acceleration or deceleration
    • B60T8/88—Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force responsive to a speed condition, e.g. acceleration or deceleration with failure responsive means, i.e. means for detecting and indicating faulty operation of the speed responsive control means
    • B60T8/92—Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force responsive to a speed condition, e.g. acceleration or deceleration with failure responsive means, i.e. means for detecting and indicating faulty operation of the speed responsive control means automatically taking corrective action
    • B60T8/96—Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force responsive to a speed condition, e.g. acceleration or deceleration with failure responsive means, i.e. means for detecting and indicating faulty operation of the speed responsive control means automatically taking corrective action on speed responsive control means
    • B—PERFORMING OPERATIONS; TRANSPORTING
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    • B60T8/885—Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force responsive to a speed condition, e.g. acceleration or deceleration with failure responsive means, i.e. means for detecting and indicating faulty operation of the speed responsive control means using electrical circuitry
    • B—PERFORMING OPERATIONS; TRANSPORTING
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    • B60T2270/00—Further aspects of brake control systems not otherwise provided for
    • B60T2270/40—Failsafe aspects of brake control systems
    • B60T2270/416—Wheel speed sensor failure

Landscapes

  • Engineering & Computer Science (AREA)
  • Transportation (AREA)
  • Mechanical Engineering (AREA)
  • Regulating Braking Force (AREA)
  • Programmable Controllers (AREA)

Abstract

앤티록 제어장치를 단일의 마이크로컴퓨터로 구성하고, 안전성의 작동의 확실성, 높은 신뢰성을 확보하여 코스트 다운을 도모한다. 차량속도센서(SI-S4)의 신호를 입력처리회로(1)에서 2분하고, 단일의 마이크로컴퓨터(11)로 입력한다.
마이크로컴퓨터(11)에서는 2계통 입력처리를 실시하고, 입출력신호의 이상의 유무를 검사한다.

Description

앤티록 제어장치(ANTI-LOCK CONTROLLER)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 일실시예의 앤티록 제어장치의 전체적인 개략블럭도,
제2도는 제어논리연산회로의 개략순서도,
제3도는 제어논리단자 감시부의 상세순서도,
제4도는 입력단자 감시부의 순서도,
제5도는 비교/처리부의 순서도,
제6도는 수정된 실시예의 마이크로컴퓨터의 블럭도,
제7도는 명령실행 프로그램의 개략적 순서 및 프로그램을 나타낸 도면.

Claims (9)

  1. 차륜속도 신호를 생성하는 차륜속도 검출수단과, 상기 각각의 차륜속도 신호를 2개의 동일신호로 분기하는 수단과, 단일제어논리연산회로로 이루어지며, 상기 단일제어논리연산회로는 상기 분기신호가 상기 논리연산회로에서 별개로 입력되는 적어도 2개의 입력단자, 제1출력을 판단하게 위해 상기 2개의 분기신호중 하나를 수신 및 처리하는 제1처리회로 및 제1변수기억회로, 제2출력을 판단하기 위해 다른 분기신호를 수신 및 처리하는 상기 제1처리회로 및 제1변수회로와 동일한 제2처리회로 및 제2변수기억회로, 상기 제1 및 제2출력이 별개로 출력되는 적어도 2개의 출력단자, 상기 제1 및 제2출력을 처리하고 솔레노이드밸브, 릴레이 및 다른 구동소자를 구동하는 출력신호를 판단하는 출력판단논리회로와, 상기 출력판단논리회로에 의해 처리되는 신호를 비교하여 계산함으로써 출력신호가 정상인지의 여부를 판단하는 출력이상검출회로를 포함하는 것을 특징으로 하는 앤티록 제어장치.
  2. 제1항에 있어서, 분기신호중 하나를 상기 제1변수기억회로에 기억하고；다른 분기 신호를 상기 제2변수기억회로에 기억하며, 상기 제1변수기억회로에 기억된 신호를 처리하고；상기 제2변수기억회로에 기억된 신호를 처리하는 것을 특징으로 하는 앤티록 제어장치.
  3. 제1항 또는 제2항에 있어서, 브레이크 스위치신호를 생성하는 수단을 추가로 구비하고, 상기 브레이크 스위치신호는 차륜속도 신호와 함께 상기 논리회로에서 처리되는 것을 특징으로 하는 앤티록 제어장치.
  4. 제1항 내지 제3항중 어느 한항에 있어서, 상기 출력단자중 하나에만 접속된 추가적 입력단자를 구비한 입력단자감시회로와, 상기 하나의 출력단자로부터 상기 추가적 입력단자에 입력되는 신호를 감시하는 입력회로를 더욱 구비하는 것을 특징으로 하는 앤티록 제어장치.
  5. 제1항 내지 제4항중 어느 한항에 있어서, 상기 출력이상 검출회로는 2개의 출력이 생성될 때의 시간사이의 간격이 사전설정된 값보다 작다면 상기 2개의 출력이 정상이라고 판정되고, 시간간격이 사전설정된 값보다 크다면 2개의 출력이 비정상이라고 판정되는 것을 특징으로 하는 앤티록 제어장치.
  6. 적어도 하나의 입력단자, 적어도 하나의 출력단자를 포함하고, 상기 입력단자를 통해 입력된 입력신호를 처리하는 처리회로, 상기 처리회로에 의해 생성된 상기 입력신호 및 변수를 기억하는 변수기억회로 및 상기 처리회로 및 상기 변수기억회로로부터 신호를 처리함으로써 출력을 판단하는 중앙처리논리회로가 정상으로 기능할 경우를 검사하기 위한 제1 및 제2검사회로를 포함하고, 상기 검사회로는 논리연상을 상호간에 별개로 행하고, 논리연상의 결과를 비교하며, 그 결과가 상호간에 불일치한 경우 이상 신호를 생성하는 것을 특징으로 하는 앤티록 제어장치에 사용하는 제어논리연상회로.
  7. 제6항에 있어서, 상기 입력단자는 단일입력신호를 분기하여 구해진 2개의 동일신호가 별개로 입력되는 적어도 2개의 입력단자를 구비하고；상기 처리회로 및 상기 변수 기억회로는 상기 2개의 분기신호중 하나를 수신 및 처리하는 제1처리회로 및 제1변수기억회로와, 상기 2개의 분기신호중 다른 분기신호를 수신 및 처리하는 제2처리회로 및 제2변수기억회로를 구비하고；상기 중앙처리논리회로는 제1 및 제2출력을 생성하기 위해 상기 제1 및 제2그룹의 회로에 의해 생성되는 신호를 처리하고；상기 출력단자는 상기 제1 및 제2출력이 각각 출력되는 적어도 2개의 출력단자를 구비하고；상기 제1 및 제2검사회로의 논리연산은 상기 제1 및 제2처리회로의 논리 연산을 실행하기전에 수행되는 것을 특징으로 하는 제어논리연산회로.
  8. 제6항 또는 제7항에 있어서, 상기 제1 및 제2검사회로중 하나는 상기 변수기억 회로중 하나에 기억된 데이터에 대해 승산 및 감산을 행하는 반면, 다른 하나는 상기 변수기억회로중 다른 하나에 기억된 데이터에 대해 제산 및 가산을 행하는 것을 특징으로 하는 제어논리연산회로.
  9. 제6항 또는 제7항에 있어서, 플래그를 세팅 및 리세팅하는 명령, 판정문 명령 및 할당/취출명령을 포함한 중앙논리연산회로의 명령은 전부 상기 검사회로에 의하여 공유되는 것을 특징으로 하는 중앙논리연산회로.
    ※참고사항:최초출원 내용에 의하여 공개하는 것임.
KR1019950702038A 1993-09-21 1994-09-21 앤티록 제어장치 KR100215266B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP23492293 1993-09-21
JP93-234922 1993-09-21
PCT/JP1994/001553 WO1995008464A1 (fr) 1993-09-21 1994-09-21 Appareil de commande antiblocage

Publications (2)

Publication Number Publication Date
KR950704142A true KR950704142A (ko) 1995-11-17
KR100215266B1 KR100215266B1 (ko) 1999-08-16

Family

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Application Number Title Priority Date Filing Date
KR1019950702038A KR100215266B1 (ko) 1993-09-21 1994-09-21 앤티록 제어장치

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EP (1) EP0669238B1 (ko)
KR (1) KR100215266B1 (ko)
DE (1) DE69415495T2 (ko)
WO (1) WO1995008464A1 (ko)

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