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KR950025883A - 적층된 실리사이드 구조를 갖는 반도체 디바이스의 제조 방법 - Google Patents

적층된 실리사이드 구조를 갖는 반도체 디바이스의 제조 방법 Download PDF

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Publication number
KR950025883A
KR950025883A KR1019950003628A KR19950003628A KR950025883A KR 950025883 A KR950025883 A KR 950025883A KR 1019950003628 A KR1019950003628 A KR 1019950003628A KR 19950003628 A KR19950003628 A KR 19950003628A KR 950025883 A KR950025883 A KR 950025883A
Authority
KR
South Korea
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layer
silicide
region
point metal
melting point
Prior art date
Application number
KR1019950003628A
Other languages
English (en)
Inventor
켄 이노우에
구니히로 후지
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
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Abstract

p형 및 n형 Si영역, 및 각각의 Si영역에 대해 만족할 만한 낮은 시트 저항의 도체(예를 들어, 전극, 접촉부 등)을 안정하게 제공할 수 있는, Si영역상에 적층된 실리사이드층을 갖고 있는 반도체 디바이스의 제조방법이 기술된다. Si영역이 준비된 후, 제1고융점 금속의 제1층이 Si영역상에 형성되고, 상기 제1층상에 적층될 제2고용점 금속의 제2층이 형성된다. 이어서, 제1 및 제2층이 한번의 열처리 공정을 거쳐, 실리사이드화 반응으로 인해 제1실리사이드의 제3층 및 제2실리사이드의 제4층을 생성한다. 이어서, 제1 및 제2층의 반응되지 않은 부분이 제거된다. Si영역상에 적층되어 남아있는 제3 및 제4층은 적층된 실리사이드 구조물을 구성하여 각각 Si영역에 대해 도체를 제공한다.

Description

적층된 실리사이드 구조를 갖는 반도체 디바이스의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2D도는 각각 본 발명의 제1실시예에 따른 반도체 디바이스의 제조 방법을 도시하는 횡단면도.

Claims (15)

  1. Si영역을 갖고 있는 반도체 디바이스의 제조 방법에 있어서, 상기 Si영역을 준비하는 단계; 상기 Si영역상에 제1고융점금속의 제1층을 형성하는 단계; 상기 제1층상에 적층될 제2고융점 금속의 제2층을 형성하는 단계; 상기 한번의 열처리 공정에 의한 상기 제1층과 상기 제2층의 실리사이드화 반응으로 인해 제1실리사이드의 제3층 및 제2실리사이드의 제4층을 모두 생성하는 단계; 및 상기 제1층 및 상기 제2층의 반응되지 않은 부분을 제거하는 단계를 포함하고, 상기 Si영역상에 적층되어 남아있는 상기 제3층 및 상기 제4층이 적층 실리사이드 구조물을 구성하여 상기 Si영역용 도체를 제공하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 Si영역이 n형으로 되고, As로 도프되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 제1고융점금속은 Ti이고, 상기 제2고융점금속은 W, Mo, Ta 그리고 W, Mo 및 Ta 중 적어도 2개의 금속으로 된 합금 중 하나인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  4. 제2항에 있어서, 상기 제1고융점금속은 Ti이고, 상기 제2고융점금속은 W, Mo, Ta 그리고 W, Mo 및 Ta 중 적어도 2개의 금속으로 된 합금 중 하나인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 제1실리사이드의 상기 제3층 및 상기 제2실리사이드의 상기 제4층을 모두 생성하는 상기 단계가 N2분위기내에서 수행되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  6. 제1항에 있어서, 상기 제2실리사이드의 상기 제4층 및 상기 제2실리사이드외에도 상기 제1실리사이드를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  7. 제4항에 있어서, 상기 제2실리사이드의 상기 제4층 및 상기 제2실리사이드외에도 상기 제1실리사이드를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  8. 제1항에 있어서, 상기 Si영역이 IGFET의 소스/드레인 영역, 상기 IGFET의 게이트 전극 및 상기 IGFET용의 상호접속부 중 하나를 구성하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  9. N-채널 IGFET 및 P--채널 IGFET를 갖고 있는 반도체 디바이스의 제조 방법에 있어서, 상기 N--채널 IGFET용의 n형 Si의 한쌍의 제1소스/드레인 영역을 준비하는 단계; 상기 N-채널 IGFET용의 n형 Si의 제1게이트전극을 준비하는 단계; 상기 P-채널 IGFET용의 p형 Si의 한쌍의 제2소스/드레인 영역을 준비하는 단계; 상기 P-채널 IGFET용의 p형 Si의 제2게이트전극을 준비하는 단계; 상기 한 쌍의 제1소스/드레인 영역 및 상기 한쌍의 제2소스/드레인 영역상에 제1고융점금속의 제1층을 형성하는 단계; 상기 제1층상에 적층될 제2고융점금속의 제2층을 형성하는 단계; 한번의 열처리 공정에 의한 상기 제1층과 상기 제2층의 실리사이드화 반응으로 인하여 제1실리사이드의 제3층 및 제2실리사이드의 제4층을 생성하는 단계; 및 상기 제1층 및 상기 제2층의 반응되지 않은 부분을 제거하는 단계를 포함하고, 상기 한 쌍의 제1소스/드레인 영역 및 상기 한쌍의 제2소스/드레인 영역상에 적층되어 남아있는 상기 제3층 및 상기 제4층이 적층된 실리사이드 구조물을 구성하여 상기 한 쌍의 제1소스/드레인 영역용의 제1도체쌍 및 상기 한 쌍의 제2소스/드레인 영역용의 제2도체 쌍을 제공하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  10. 제9항에 있어서, 상기 N-채널 IGFET용의 n형 Si로 만들어진 상기 한 쌍의 제1소스/드레인 영역이 As로 도프되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  11. 제9항에 있어서, 상기 제1고융점금속은 Ti이고, 상기 제2고융점금속은 W, Mo, Ta 그리고 W, Mo 및 Ta 중 적어도 2개의 금속으로 된 합금 중 하나인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  12. 제10항에 있어서, 상기 제1고융점금속은 Ti이고, 상기 제2고융점금속은 W, Mo, Ta 그리고 W, Mo 및 Ta 중 적어도 2개의 금속으로 된 합금 중 하나인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  13. 제9항에 있어서, 상기 제1실리사이드의 상기 제3층 및 상기 제2실리사이드의 상기 제4층을 모두 생성하는 상기 단계가 N2분위기내에서 수행되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  14. 제9항에 있어서, 상기 제2실리사이드의 상기 제4층이 상기 제2실리사이드 이외에 상기 제1실리사이드를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  15. 제12항에 있어서, 상기 제2실리사이드의 상기 제4층이 상기 제2실리사이드 이외에 상기 제1실리사이드를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950003628A 1994-02-24 1995-02-24 적층된 실리사이드 구조를 갖는 반도체 디바이스의 제조 방법 KR950025883A (ko)

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JP6025818A JP2827881B2 (ja) 1994-02-24 1994-02-24 半導体装置の製造方法
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