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KR940019000A - 절연반도체 장치 및 그의 제조방법(a dielectrically isolated semiconductor device and a method for its manufacture) - Google Patents

절연반도체 장치 및 그의 제조방법(a dielectrically isolated semiconductor device and a method for its manufacture) Download PDF

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Abstract

반도체 장치(JFET),(4),(5)가 기판(1), 산화층(2) 및 약하게 음으로 도프(n)된 모노클리스탈라인 웨이퍼(3)를 포함하는 반도체 몸체에 의해 지지되어 있다. 소자부분(4)을 포위하는 절연층(5)의 트렌치가 웨이퍼(3)에 에치되어 있다. 소자부분의 전계효과 트랜지스터(JFET)는 제1마스크에 의해 소자부분에 분산된 두개의 양으로 도프(p)된 웨이퍼형 게이트 부분(G1)을 지닌다. 두개의 강하게 음으로 도프(n+)된 부분(S2),(D2) 이 제2마스크 도움으로 소자부분에 분산되어 있으며, 이 부분은 트렌지스터(JFET)의 소오스부분과 드레인 부분을 형성한다. 반도체 몸체(1),(2),(3)는 쉽게 생성되고 상업상 이용 가능한데, 이는 전계효과 트렌지스터(JFET)의 제조가 간단하기 때문이다. 소자부분(4)과 트렌지스터(JFET)의 부분(G1),(S2),(D2)의 구성이 마스크에 의해 결정되기 때문에 제조가 간단하다. 소자부분(4)은 약하게 도프(n)되어 있으며, 전하반송자가 쉽게 공핍된다. 소자부분(4)의 전기장세기는 RESURF 방법에 따라 약하고, 전계효과 트렌지스터(JFET)는 전류항복없이 고전압(VS),(VD),(VG)에 견딘다. 소자부분(4)은 기판(1)에서 작은 부분만을 차지한다.

Description

절연반도체 장치 및 그의 제조방법(A DIELECTRICALLY ISOLATED SEMICONDUCTOR DEVICE AND A METHOD FOR ITS MANUFACTURE)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 소자의 사시도.

Claims (8)

  1. 전기장세기(E)를 감소시키는 전하반송자 공핍부분(D10)을 지닌 절연반도체 장치는 반도체 몸체(1),(2),(3)와; 상면을 지닌 반도체 몸체안에 형성된 소자부분(4)과; 이 소자부분(4)안에 형성되어 소자부분 상면에서 아래로 연장되어 있는 칩상부분(G1)과; 면이 나머지 부분의 소자부분(4)으로 부터 상기 부분을 제한하는 칩상부분(G1)의 제한면에 형성된 PN-접합(10)을 포함하며, 상기 부분은 칩상부분(G1)의 도핑(p) 형태와 반대 도핑(n) 형태를 하며; 또한, 칩상부분(D1)과 나머지 부분의 소자부분(4)에 하나 이상의 전기접속부분(G2),(S2),(D2)을 지닌 소자부분(4)에 형성된 반도체소자(JFET)를 포함하며; 전기장세기를 감소시키는 부분(D10)이 전기 접속부분을 경유해 인가된 전기접압(VG),(VS),(VD)에 의해 전하반송자가 공핍되는 것에 있어서, 소자부분(4)은 절연층(2),(5)에 의해 반도체 몸체(1),(2),(3)에 대해 제한되는 두개가 서로 대항하는 측을 지니며; 상기칩상부분은 소자부분(4)의 서로 대항하는 측이 소자부분(4)의 상면에서 절연층(2)을 따라 상기 부분 아래로 연장한 두개가 서로 대항하는 웨이퍼형 종부분(G1)을 포함하며, 상기 종부분(G1)은 도핑재료(p)의 농도가 낮으며; 소자부분(4)은 서로 대항하는 종부분(G1) 사이의 부분에서 도핑재료(n)의 농도가 낮으며; 전하반송자 공핍부분(L2),(L3)중 하나가 상호 대항하는 종부분(G1) 사이의 낮게 도프(n)된 부분과 종부분에 연장되어서 공핍부분이 전기장 세기(E)가 반도체 재료의 항복장 세기(ECR) 아래에 위치하는 것을 특징으로 하는 절연반도체 장치.
  2. 제1항에 있어서, 웨이퍼형 종부분(G11)은 타단(t2) 보다 일단(t1)이 더 큰 것을 특징으로 하는 절연반도체 장치.
  3. 제1항 또는 제2항에 있어서, 웨이퍼형 종부분은 각각 높게 도프(p+)된 전기접속부분(G2),(G12)을 지닌 것을 특징으로 하는 절연반도체 장치.
  4. 제1항 또는 제2항에 있어서, 웨이퍼형 종부분(G1)은 전계효과 트렌지스터(JFET)의 게이트를 포함하며, 전기접속부분은 나머지 부분의 소자부분과 같은 도핑형(n)으로 소자부분에 각각의 단에서 높게 도프(n+)된 부분을 포함하며, 이 접속부분은 전계효과 트렌지스터(JFET)의 소오스 부분(S2) 다 드레인부분(D2)을 형성하는 것을 특징으로 하는 절연반도체 장치.
  5. 제1항 또는 제2항에 있어서, 제2전계효과 트렌지스터(JFET4)와 직렬로 접속된 제1전계효과 트렌지스터(DMOS3)를 포함하는 것에 있어서, 칩상부분(33),(G4)은 소자부분(4)의 일단에서 매우 약하게 도프(p)된 접속 부분(33)을 포함하며; 웨이퍼형 종부분(G4)은 일단에서 상기 약하게 도프된 접속부분(33)이 접속되어 있으며; 제1전계효과 트렌지스터(DMOS3)는 나머지 부분의 소자부분(4)과 같은 도핑형(n)으로 강하게 도프(n+)된 소오스 부분(S3)을 지니며, 상기 소오스 부분(S3)은 접속부분(33)에 위치하고 있고; 접속부분(33)은 칩상부분(33),(G4)과 같은 도핑형(p)을 하는 강하게 도프(p+)된 접속부분(39)을 지니며; 제1전계효과트렌지스터(DMOS3)는 소오스 부분(S3)과 나머지 부분의 조자부분(4) 사이의 상기 부분의 면의 접속부분(33)에 위치한 채널부분(36)을 지니고 있으며; 채널부분(36)은 전기전도 게이트부분(G3)을 포함하는 절연게이트 산화(34)를 이 면위에 지니고 있으며; 제2전계효과 트렌지스터(JFET4)는 소자부분(4)의 타단에 강하게 도프(n+)된 드레인 부분(D4)을 지니고, 이 드레인 부분은 나머지 부분의 소자부분(4)과 같은 도핑형(n)을 하며; 제2전계효과 트렌지스터(JFET4)는 웨이퍼형 종부분(G4)을 포함하며, 각각의 상기 종부분은 접속부분(33)의 전기접속부분(39)에 접속된 각각의 게이트 접속부분(G41)을 지니며; 접속부분(33)에 인접한 웨이퍼형 종부분(G4) 사이의 나머지 부분의 소자부분(4)의 부분은 제1전계효과 트렌지스터(DMOS3)의 드레인 부분 (33)과 제2전계효과 트렌지스터(JFET4)의 소오스 부분(S4)을 포함하는 것을 특징으로 하는 절연반도체 장치.
  6. 절연반도체를 제조하는 방법은 절연 산화층(2)을 형성하도록 반도체 기판(1)의 면을 산화시키는 단계와; 이 산화층(2)을 도핑재료(n)의 제1형으로 도프된 모노클리스탈라인 반도체 웨이퍼(3)에 붙이는 단계와; 절연층(5),(54)에 의해 소자부분을 둘러싸고 모노클리스탈라인 웨이퍼(3)의 면에서 절연산화층(2) 아래로 연장한 모노 클리스탈라인 웨이퍼(3)의 소자부분(4)을 제한하는 단계와;절연층(5),(54)의 측을 따라, 그리고 소자부분(4)의 두개가 서로 대항하는 축을 따라 연장한 두개의 신장구멍을 포함하는 리셋스(57)가 제공된 제1마스크(56)을 소자 부분(4)위에 붙이는 단계와;리셋스(57)를 통해 도핑재료의 제1형(n)에 반대인 도핑재료의 제2형(p)을 붙이고, 소자부분에서 소자부분(4)의 대항측 위에 두개의 웨이퍼형 종부분(G1)을 포함하는 칩상부분이 생성되는 단계와; 소자부분(4)의 반도체 소자(JFET)의 전기접속부분(G2),(D2),(S2)을 생성하도록 소정의 구멍(59),(61)을 통해 소정의 형의 도핑재료를 공급하는 단계를 포함하는 것을 특징으로 하는 절연반도체 제조방법.
  7. 제6항에 있어서, 제1마스크(56)의 리셋스(57)는 소자부분(4)의 일단에 접속구멍을 포함하며, 이 구멍을 리셋스(57)의 두개의 인장구멍을 서로 접속시키는 것을 특징으로 하는 절연반도체 제조방법.
  8. 제6항 또는 제7항에 있어서, 에칭마스크(51)를 모노클리스탈라인 웨이퍼(3)에 붙이는 단계와; 상기 에칭마스크는 절연층(5),(54),(53)용 구멍(52)을 지니며; 에칭마스크(51)의 구멍(52)을 통해 모노클리스탈라인 웨이퍼(3)에 트렌치(53)를 에칭하는 단계와; 상기 트렌치(53)는 반도체 기판(1)위의 절연층(2) 아래로 연장되어 있으며; 반도체 산화층(54)을 형성하도록 트렌치(53)의 측면을 산화시키는 단계와; 폴리클리스탈라인 반도체 재료(55)로 나머지 트렌치(53)를 채우는 단계에 의해 소자부분(4)이 제한되는 것을 특징으로 하는 절연반도체 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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