KR20090069218A

KR20090069218A - 액티브 매트릭스 디스플레이용 화소 설계

Info

Publication number: KR20090069218A
Application number: KR1020080120331A
Authority: KR
Inventors: 폴 콜린스
Original assignee: 티피오 디스플레이스 코포레이션
Priority date: 2007-12-25
Filing date: 2008-12-01
Publication date: 2009-06-30
Also published as: CN101470285A; TW200928537A; US20090160751A1; EP2078979A1; JP2009157364A

Abstract

컬럼을 정의하는 메탈 레이어 및 화소 전극 레이어 사이의 로우 전극 메탈 레이어를 가진 디스플레이 화소 배열이 제공된다. 이와 같은 방식으로, 화소 전극과 컬럼 라인 사이에 차폐를 제공할 수 있고, 화소 전극이 컬럼 라인에 중첩하더라도 인접하는 화소간의 캐패시터 커플링을 감소한다. 이것은 특히 컬럼간에 차지 분배가 사용될 경우, 디지털-아날로그 변환의 성능을 향상한다.

Description

액티브 매트릭스 디스플레이용 화소 설계{Pixel Design for Active Matrix Display}

본 발명은 액티브 매트릭스 디스플레이용 화소 설계에 관한 것으로, 특히 화소 어레이 기판상에 집적된 구동 회로를 갖는 디스플레이에 적합한 것이다.

본 출원은 2007년 12월 25일자로 출원된 미국 특허출원 제61/016,595호의 우선권을 주장하며, 그 내용의 전부가 이 출원에 통합되어 있다.

액정 디스플레이용 화소 기판상의 구동 회로의 집적화는 시스템 온 패널(System On Panel: SOP)로 알려져 있다. SOP 액정 디스플레이(LCD)는 저온 폴리 실리콘(LTPS)과 함께 획득될 수 있다. 그들은 로우 드라이버(row driver) 및 멀티플렉서(multiplexer)와 같이 (SOP1이라 명명된, SOP 집적의 제 1 레벨에서) 기본적으로 집적된 기능부터, 예를 들어 낮은 배터리 전압부터 높은 포지티브 회로 레일 전압까지 DC-DC 변환을 위한 차지 펌프(charge pump) 회로; 스위칭 전압 프로파일을 가진 공통 전극 Vcom을 구동하기 위한 회로; 디지털-아날로그 변환(DAC)에 사용하기 위한 레지스터 스트링(resistor string); 소오스(즉, 컬럼) 드라이버와 같 이 (SOP2라 명명된, SOP 집적의 제 2 레벨에 있어서) 다른 회로의 부가까지의 범위에 이른다.

화소 어레이의 유리 기판상에 많은 회로를 형성하는 것에 의해, 외부 드라이브 IC의 비용 및 복잡성이 감소될 수 있다.

LTPS는 또한 일예로 메모리 인 픽셀(Memory in Pixel: MIP)과 같이, 비결정 실리콘에서 가능치 않은 부가 기능을 집적하는 기회를 제공한다. 소비자들의 방향은, 예를 들어 400 cd/m2가지 증가된 밝기를 갖는 300dpi, 8비트에서 16.7 백만 컬러를 주는 컬러 깊이, 300:1의 콘트라스트 비, 및 저 전력과 같이 어렵고 계속되는 도전으로 SOP2를 만드는, 점차 고 해상도 패널을 원한다.

이와 같은 도전을 해결하기 위하여, 디스플레이 제조는 LTPS 트렌지스터의 설계 규칙에 더 박차를 가하고 있으나, 많은 제조 설비에 있어서 제조 과정 및/또는 성능이, 주로 TFT 안정성, 수율, 및 패널 사이즈의 문제로 인해, 대량 생산을 위해 요구되는 표준에 이르지 못하고 있다.

LTPS에서 고(SOP2) 레벨의 집적을 성취하고 시장 경쟁력 있는 디스플레이를 설계하기 위하여, 다른 디스플레이 구동 방법이 탐구되어야 한다. 최대한의 영역을 요구하는 전형적인 LTPS 패널의 소오스 드라이버 및 대부분의 복합 아날로그 전자공학에서, 다른 소오스 드라이버 실행은 유익하게 보여진다. 새로운 구동 방법으로의 선행 연구로는 가능한 후보로서 직접적인 디지털 컬럼 드라이브(Digital Column Drive: DCD)로 알려진 접근이 두드러진다.

기본적인 형태로서의 그 DCD 시스템은 차지(charge) 분배 조작을 수행하도록 컬럼쌍을 서로 연결하는 스위치 어레이(전송 게이트)이다. 디지털 데이터는 외부 커넥션에 의해 또는 직렬 입력 쉬프트 레지스터를 통해 최소 수의 핀-아웃(pin-outs)으로 인가된다.

그 DCD 접근법은 도 1a 및 1b를 참조로 설명되고, 도 1a 및 1b는 한쌍의 컬럼으로의 데이터 어플리케이션을 제어하기 위한 기본 DCD 회로 및 타이밍 다이어그램을 보인다.

그 회로는 디지털 데이터 입력(Din)으로부터 한쌍의 컬럼 중 제 1 컬럼(C1)을 연결 또는 격리하는 제 1 스위치(P1)를 포함한다. 제 2 스위치(P2)는 두 컬럼(C1,C2)의 컬럼 캐패시턴스간의 차지 분배를 실행하도록 두 컬럼(C1,C2)을 서로 연결하는 데 사용된다.

하기 설명을 위하여, 디지털 입력 전압은 OV 또는 5V인 것을 가정한다.

스위칭 시퀀스는 두 컬럼(C1,C2) 상에 (동일한) 아날로그 전압을 구동하도록 사용된다. 특히, 디지털 데이터의 제 1 비트(bit)는 두 컬럼(C1,C2) 상의 아날로그 전압으로 변환된다. 추가 비트들은 다음에 더 큰 아날로그 레벨을 준다. 예를 들어,

예 1 - 데이터 입력 11

- 제 1 디지털 '1'은 컬럼 1(C1) 상에 오직 5V를 주고(P2 오픈 및 P1 클로즈), 그리고 차지 분배(P2 클로즈 P1 오픈)한 다음 각 컬럼 상에 2.5V가 된다.

- 제 2 디지털 '1'은 오직 컬럼 1(C1)을 다시 5V로 충전하고, 그리고 차지 분배한 후 각 컬럼은 3.75V가 된다.

예 2 - 데이터 입력 10

- 제 2 디지털 '0'은 오직 컬럼 1(C1)을 다시 0V로 방전하고, 그리고 차지 분배한 후 각 컬럼은 1.25V가 된다.

예 3 - 데이터 입력 01

- 제 1 디지털 '0'은 컬럼 1(C1) 상에 오직 0V를 주고(P2 오픈 및 P1 클로즈), 그리고 차지 분배(P2 클로즈 P1 오픈)한 다음 각 컬럼 상은 0V가 된다.

- 제 2 디지털 '1'은 오직 컬럼 1(C1)을 5V로 충전하고, 그리고 차지 분배한 후 각 컬럼은 2.5V가 된다.

예 4 - 데이터 입력 00

- 제 2 디지털 '0'은 전압을 변경하지 않고 그래서 각 컬럼 상에는 0V이다.

도 1b에 도시된 바와 같이 타이밍 다이어 그램은 선택적인 로딩 및 차지 분배를 보인다. 점선은 스위치 윤곽을 갖는 회로의 시간 및 그 회로에서 보이는 전압을 나타낸다.

여기서, 상기 인접하는 두 컬럼은 동일 전압으로 구동된다.

해상도의 감소를 피하기 위하여, 홀수 및 짝수 컬럼을 위한 분리 로우(row) 컨덕터가 제공되고(미도시), 그래서 결과적인 컬럼 전압은, 로우 컨덕터 중 하나를 사용하는, 오직 하나의 컴럼내의 화소로만 로드된다. 새로운 컬럼 전압은 다른 로우 컨덕터를 사용하는 다른 컬럼내의 화소로 로드된다. 구체적으로, 차지 분배가 시행되는 컬럼의 선택과 관련된 예는 WO 2005/017867 및 WO 2005/078696에 나타나 있다.

DCD의 원리는 표준 소오스 드라이버와는 많은 차별화된 장점을 주문한다. 그것은 작은 레이아웃 영역을 갖는 심플 컴팩트한 디자인을 제공한다. 이것은 좁은 리지(ledge)(즉, 넓은 디스플레이 주위)를 가능하게 한다. 회로 동작은 LTPS 프로세스 변동 및 프로세싱 문제에 대해 강건하다. D/A 비트 깊이를 증가하기 위하여 회로 복잡도는 증가하지 않는다. 다이렉트 디지털 인터페이스가 제공될 수 있고, 직렬 입력의 사용은 인터커넥트(interconnects)를 감소할 수 있다. 하이 멀티플렉스 비를 갖는 디자인이 실행될 수 있고, 심지어 작은 패널 사이즈, 예를 들어 QQVGA(즉, 포켓용 디바이스 디스플레이)를 위한 12:1 멀리플렉스 비(ratio)가 가능하다.

그러나, DCD에 의한 방법은 표준 화소 어레이에 사용될 때 약간의 단점이 발생한다. 본 발명은 이런 문제를 다루는 화소 회로 설계를 제공하지만, 본 발명은 특정 컬럼 드라이브 스킴에만 한정되지 않고, 광범위한 응용에 적용된다.

DCD 드라이빙 스킴은 (홀/짝 그룹의) 컬럼이 D/A 변환 동안 높은 임피던스라는 사실로 인해 그것의 작동에 하나의 중요한 문제를 가진다. 즉, 그 변환 과정 동안, 컬럼은 플로팅 상태에 있다.

도 1b는 스위치 P1이 클로즈되고, 컬럼 1(C1)이 충전중이며 낮은 임피던스를 갖고 (즉, 구동 회로에 연결), 그리고 스위치 P2는 높은 임피던스(즉, 외부 입력 또는 국부 버퍼에 미연결)의 컬럼 2(C2)와 함께 오픈인 것을 보인다.

이것은 컬럼상의 이미지 데이터가, 이미지 그레이 레벨에서 그들의 원하는 값으로부터 천이를 일으키는, 매우 쉽게 오류를 일으키는 것을 의미한다.

이것은 의도된 그레이 레벨 상의 천이를 생성하고 컬럼-대-컬럼 전압 커플링에 의해 초래되며, 그리고 오직 이웃하는 컬럼에 대해서 발생한다. 도 2는 화소 회로를 보이고 그리고 하나의 컬럼으로부터 다음 컬럼으로의 전압 커플링의 레벨이 상당히 클 수 있음을 보인다.

도 2는 전형적인 화소 회로를 보인다. 컬럼 전극은 TFT 소오스(S)에 연결되고, TFT 드레인(D)은 화소 전극에 결합된다. LC 셀은 캐패시턴스(C_LC)에서 그라운드 면(Gp)까지를 정의한다. 화소는 또한 화소내 캐패시터(C_store)를 포함하며, 캐패시터(C_store)는 TFT(10)가 턴-오프된 후에 화소 상의 신호의 저장을 돕는다. 그 캐패시터(C_store)는 화소 전극과 로우-와이즈 캐패시터 라인간을 연결한다. 알려진 방식대로, 그 캐패시터 라인은 스위치될 수 있다, 또는 단순히 그라운드 라인일 수 있다. TFT(10)는 로우-와이즈 게이트 라인으로 인가된 신호에 의해 턴-온된다.

그 픽셀 회로는 본 기술에서 당업자에게 잘 알려질 것이다.

도 2는 어떻게 하나의 컬럼(n+1) 상의 5V 단계 변화가 선행 컬럼(n) 상의 110mV 단계 변화로 바뀔 수 있는지를 보이고, 선행 컬럼(n)은 5V 단계 변화가 인가된 때에 하이 임피던스 플로팅 상태일 것이다.

이런 오류는 극히 현저하게 나타나지만, 이웃하는 컬럼이 변환 과정 동안 그것 상의 데이터의 단일 변화를 가질 시에만 발생한다.

만일 이웃하는 컬럼이 변환 과정 동안 5V 또는 0V로 남아 있다면, 이것은 어떤 오류를 발생하지 않을 것이다. 전압 변화는 컬럼이 최종 전압에 접근하는 것보다 작게되기 때문에, 전압의 변화 효과는 추가 차지 분배(D/A 변환)가 일어나는 것보다 더 작게 될 것이다. 예를 들어, 그 효과는 110mV로부터 55mV, 27mV, 13mV, 및 6mV로 감소할 수 있다.

그러므로 전압 커플링 효과는 컬럼이 구동되는 전압에 의존하는 것으로 나타난다. 특히, 전압 오류는 디지털 코드에 달려있다.

도 3은 8비트 디지털 코드를 기초로 이웃하는 화소의 각 디지털 코드로 인해 발생하는 오류를 보이는 그래프이다. 이것은 오류가 매우 복잡하고 시각적으로 어려운 것이라는 것을 명확히 나타낸다.

그러나, 오류 신호의 피크는 디지털 코드에 대응하고, 여기서 단일 1에서 0 또는 0에서 1로의 변환이 있으며, 결과적으로 컬럼 전압은 0에서 5V로 또는 이미 도달된 고 분배 전압으로부터(시퀀스 1로부터) 다시 영으로 한 단계 점프한다.

큰 오류의 예로는 1111,1110 = 127,0000,0001 = 128 및 1111,1100 = 63 이다.

만일 그 변화 동안, 비트 시퀀스가 다시 변한다면, 두 방향 모두에서 전압 커플링 효과가 있기 때문에, 약간의 오류는 제거될 수 있다. 일 예로는 0000,0010 = 64이다.

요약하면, 이웃하는 컬럼 상에서의 데이터 변화만이 오류를 일으킨다. 균일한 필드(field)(각 화소상의 연속적인 그레이 레벨)는 모든 컬럼이 동일한 방식으로 작용되기 때문에 오류를 보이지 않을 것이다.

최상위 비트(MSBs)에서 '원 웨이(one way)' 고 변화 비트 시퀀스를 갖는 디지털 코드는 더 많은 오류를 발생할 것이다. 사람의 눈은 그레이 레벨, 특히 LC 변환 커브의 고려 시의 중간 그레이에서 변화가 있는 에지에 민감하다. 이것은 이들 오류가 화상에서는 가시적(visible)이지 않지만 약간의 중간 그레이 레벨의 텍스트 또는 아이콘에서는 가시적이라는 의미를 나타낸다.

이들 오류는 약간의 이미지 왜곡을 보이고, 대부분 대상체의 에지 주위에서 컬러가 깨질 수 있다.

DCD 디스플레이는 대량 생산 설비에 있어 상술된 SOP2 기능성을 획득하기 위한 중요한 기술일 것이지만, 이는 디스플레이 이미지 품질이 인공물의 부호를 시각적으로 볼 수 없는 경우이다. 그러나, 이것은 도 4a 및 4b에 도시된 바와 같이 표준 필드 차단 화소를 사용하는 것이 가능치 않다.

이런 화소 설계 형태는 해당 구조의 최하 메탈 레이어로 형성된 로우 전극 라인(36)(그리고 캐패시터 라인(38))을 갖는다. 컬럼은 제 2 메탈 레이어(40)로 형성된다. 화소 전극(47)은 해당 구조의 최상층에 있다. 그 화소 전극은 액정 레이어를 조절하고, 비조절된 액정 레이어의 부분은 백라이트 조명이 관찰자에게 도달될 수 있도록 하는 투명 부분으로 작용할 것이다.

도 4a 및 4b는 화소의 평면 및 도 4a의 A-A'라인에 따른 컬럼을 통한 단면을 보인다. 그 단면은 기판(43), 게이트 옥사이드 레이어(SiO2)(44) 및 인터레이어 유전체(45)를 보인다. 패시베이션 레이어(46)는 컬럼 전극(40) 위에 보이고, 최상부에는 화소 전극(47)이 제공된다. 그 단면은 TFT 채널을 형성하는데 사용된 폴리실리콘 아일랜드 즉, 영역(48)을 보이지 않는다.

그 평면은 도 2를 참조하여 설명된 것과 대응하는 화소 전극내의 공전(stray) 캐패시턴스를 도식적으로 보인다.

표준 필드 차단 화소 설계의 문제는 각 컬럼 전극이 화소의 에지 주위의 광 누설을 막기위해 ITO 화소 전극과 중첩을 갖는다는 것이고, 그렇지 않으면 높은 콘트라스트 비로 인한 문제를 발생한다.

그러므로, 컬럼 전극은 광 차단 역할을 하고, 그것은 화소 전극들간의 공간보다 넓으며, 그래서 비정상 광이 차단된다. 그 중첩은 42로 보인다.

ITO 화소 전극 및 컬럼의 상기 중첩은 높은 컬럼-대-컬럼 캐패시턴스로 인한 원인이 있다. 이런 화소 레이아웃에서 그 커플링을 1%로 감소시키는 것은 매우 큰 스토리지 캐패시터, 충분히 감소하는 개구를 요구한다. 다른 회로 또는 드라이브 스킴을 사용하여 그 커플링을 감소하는 것은 가능하지 않다.

본 발명에 따르면, 로우(또는 행이라 칭함) 및 컬럼(또는 열이라 칭함)으로 배열된 디스플레이 화소의 어레이를 포함하는 디스플레이 장치가 제공되고, 상기 화소 어레이는 기판; 컬럼 전극 라인을 정의하고 상기 기판 위에 있는 컬럼 전극 메탈 레이어; 로우 전극 라인, 로우-와이즈(row-wise) 캐패시터 라인 및 상기 컬럼 전극 라인의 일부 위에 제공된 컬럼 부분을 정의하고, 레이어 순서로 상기 컬럼 전극 메탈 레이어의 위에 있는 로우 전극 메탈 레이어; 상기 로우 전극 메탈 레이어의 컬럼 부분을 중첩하는 화소 전극을 정의하고, 레이어 순서로 상기 로우 전극 메탈 레이어의 위에 있는 화소 전극 메탈 레이어를 포함한다.

상기 로우 전극 메탈 레이어는 상기 화소 전극 레이어와 상기 컬럼을 정의하는 메탈 레이어의 사이에 있다. 이런식으로, 화소 전극 및 컬럼 라인 사이의 차광을 제공할 수 있고, 이로 인해 비록 화소 전극이 컬럼 라인에 중첩할지라도 인접하는 화소간의 용량성 커플링을 감소한다. 이것은 디지털-아날로그 변환의 성능을, 특히 컬럼간의 차지 분배가 사용될 경우, 개선한다.

상기 컬럼 전극 메탈 레이어는 또한 각 화소용 게이트 전극을 정의한다. 상기 로우 전극 레이어는 또한 각 픽셀을 위한 소오스 전극 영역 및 드레인 전극 영역을 정의한다. 반도체 레이어는 TFT 채널을 정의한다. 그러므로 이와 같은 배열은 요구된 로우, 컬럼, 캐패시터 스토리지 라인, 소오스 콘택, 드레인 콘택 및 게이트 콘택을 정의하기 위하여 기존의 레이아웃에 대하여 추가 레이어를 요구하지 않는다.

각 화소는, 컬럼 라인을 소오스 전극 영역에 연결하기 위한 커넥션; 소오스 전극 영역을 반도체 레이어에 연결하기 위한 커넥션; 로우 라인을 게이트 전극에 연결하기 위한 커넥션; 반도체 레이어의 드레인 영역을 드레인 전극 영역으로 연결하기 위한 커넥션; 화소 스토리지 캐패시터 전극을 로우-와이즈 캐패시터 라인으로 연결하기 위한 커넥션; 화소 전극을 드레인 전극 영역에 연결하는 커넥션을 포함한 다.

이 커넥션들은 비아(vias)이고, 이들은 요구된 회로 커넥션을 제공한다. 반도체 레이어는 폴리실리콘을 포함할 수 있고, 이것은 로우 선택 펄스를 픽셀의 로우로 순차 제공하기 위한 로우 드라이버 회로, 및/또는 화소 드라이브 신호를 화소의 컬럼으로 제공하기 위한 컬럼 드라이버 회로의 집적을 가능하게 하는데 적합하다.

본 발명은 배열에 특히 장점이 있고, 여기서 컬럼 드라이버 회로는, 디지털 컬럼 드라이버 컨버터라 불리는, 스위치드 캐패시터 차지 분배(sharing) 컨버터의 형태로 디지털-아날로그 컨버터를 포함한다.

본 발명은 액정 디스플레이에 적합하다.

본 발명은 도면을 참조하여 후술하는 실시예에서 자세히 설명하도록 한다.

후술하는 설명은 본 발명을 실시하는 방식 중의 하나이다. 본 설명은 본 발명의 일반적인 원칙을 설명하기 위한 목적으로 만들어진 것으로, 발명의 제한 요소로 사용되지 않아야 한다. 본 발명의 범위는 첨부된 청구항에 의해 최적으로 결정된다.

동일 구성 요소 또는 레이어에 대해서는 서로 다른 도면이라도 동일 참조 번호를 사용하고, 반복적인 설명은 하지않는다.

본 발명은 전형적인 AMLCD 필드 차단 화소의 광 차단 이익을 유지하는 동안 컬럼-화소-컬럼 커플링을 감소하는 화소 구조를 제공한다.

컬럼-화소-컬럼 캐패시턴스를 통하여 발생하는, 각 컬럼 쌍들간의 커플링을 감소하기 위하여 출원인의 의해 고려된 하나의 가능한 방법은, 중첩이 감소하도록 ITO의 비(non) 필드 차단 레이아웃을 사용하는 것이다. 이것은 광이 ITO 화소 전극의 주위에서 누설할 수 있고 디스플레이 콘트라스트 비를 감소할 수 있기 때문에 수락되지 않을 수 있다.

출원인의 의해 고려된 다른 가능한 방법은 컬럼 전극과 화소 전극 사이에 그라운드 판으로 작용하는 메탈 레이어를 포함하는 것이다. 이것은 컬럼 메탈 레이어와 화소 ITO 사이에 가능한 부가 메탈 레이어가 없기 때문에 실용적이지 않다.

본 발명은 컬럼이 버텀(bottom) 메탈 레이어로부터 만들어지도록 하는 방법을 기초로 하고, 이것은 전형적으로 AMLCD의 로우를 위해 사용된 것이다. 이것은 컬럼용으로 사용된 메탈이 그라운드 판으로 작용할 수 있게 한다.

도 5는 어떻게 화소가 배치되는지를 나타낸다. 도 5에서, 단지 하나의 화소 전극(그리고 두 개의 인접한 화소를 위한 화소 트랜지스터)이 보이지만, 디스플레이는 원하는 해상도에 대한 화소 어레이를 포함함은 물론이다.

폴리실리콘 레이어는 기판상에 제공된 54로서 보이고, 이것은 TFT 채널뿐만 아니라 화소내(in-pixel) 스토리지 캐패시터 전극(56)을 형성한다. 게이트 옥사이드 레이어(44)는 기판위에(패터닝되거나 또는 전체 기판 위에) 제공되고, 게이트 절연체를 형성한다. 이것은 도 5에 보이지 않는다.

하부 메탈 레이어는 부분(50a,50b)으로 보인다. 부분(50a)은 데이터 신호가 제공되는 컬럼 라인이다. 부분(50b)은 TFT(52)용 게이트 전극이다. 이와 같은 방식 으로, 탑 게이트 구조가 정의된다.

인터레이어 절연 레이어(45)(도 5에 미도시) 위에 제공된 제 2 메탈 레이어는 부분(58a,58b)으로 보인다.

부분(58a)은 로우 게이트 라인이다. 부분(58b)은 모든 화소를 가로질러 연속적으로 연장하는 로우 방향에서, 그러나 또한 컬럼 방향에서 연장하는 중첩 영역(62)에서, 캐패시터 라인(60)을 정의한다. 이것은 컬럼 라인(50a)을 중첩하고, 후술될 것과 같이, 그것은 탑 화소 전극 및 컬럼 데이터 라인(50a)의 사이에서 차폐(shield)로서 작용한다.

부분(58c)는 소오스 전극 영역이고, 부분(58d)는 드레인 전극 영역이다. 이들은 폴리실리콘 레이어에 연결된다.

ITO 화소 전극은 64로서 보인다.

이 픽셀 구조는, 로우 방향에서 캐패시터 라인(60)에 중첩하고 컬럼 방향에서 영역(62)에 중첩하기 때문에, ITO 레이어의 에지 주위에서 광 차폐를 계속적으로 유지한다. 이와 같은 중첩은 필요한 높은 콘트라스트 비를 제공한다. 두 메탈 레이어(50,58) 사이의 변환을 만들기 위해 어떤 부가 메탈 영역도 필요치 않다.

화소 전극은, 부분(60,62)이 이미 원하는 광 차폐를 제공하기 때문에, 반드시 컬럼 라인(50a)을 중첩하지는 않는다. 그러나, 이들은 컬럼에 역시 (도시된 바와 같이) 중첩하고, 그래서 화소 전극들간의 공간은 가능한 한 작다.

로우(58a)및 스토리지 캐패시터 라인(60)은 다중 레이어간에 부가 비아(via)를 피하기 위하여 메탈 레이어(58)를 사용한다. 스토리지 캐패시터 라인(60)은, 특 히 로우-와이즈 라인(60)에 연결된 중첩부(62)는, 해당 픽셀 구조에서 컬럼 대 컬럼 캐패시턴스를 감소하도록 접지 차폐로 사용될 수 있다.

도 6은 도 5의 라인 VI-VI'를 따른 컬럼을 통한 단면을 보인다. 도 6에 도시된 바와 같이, 그 중첩은, 스토리지 캐패시터 라인에 대한 모든 커플에서 증가된 캐패시턴스를 초래한다. 이와 같은 중첩의 하나는 화소 전극(64)과 스토리지 캐패시터 라인 사이이고, 다른 하나는 스토리지 캐패시터 라인과 버텀 컬럼 라인(50a)간의 중첩이다. 이런 캐패시턴스는 도 6에 도식적으로 나타나며, 그리고 이것은 또한 스토리지 캐패시터 라인의 접지를 보인다. 차폐는 물론 고정 전위에서 캐패시터 라인과 함께 동등하게 획득될 수 있다.

이런 화소 형태의 사용은 약간의 사소한 단점이 있으나, 이것은 DCD의 유일한 제약으로 평가되는, 이미지 왜곡 문제를 해결하는 장점과 비교할 때, 작은 것이다. 예를 들어, QVGA 해상도 까지의 파워 및 스피드는 표준 AMLCD 보다 열등하지 않음이 입증되었다.

제안된 화소 구조의 하나의 제약은, 중첩 부분(62)의 결과와 같이, 컬럼 차폐에 대한 컬럼 캐패시턴스의 증가이다. 이것은 전력 소비를 증가시킨다. 표준 화소로부터의 다른 변경 형태는 드라이브 TFT의 게이트와 드레인으로의 연결, 스토리지 캐패시터로의 연결을 만드는 부가 비아들(vias)을 필요로 한다.

화소 구조내의 비아는 도 5에서 모두 나타나며, 이들은 다음과 같다:

컬럼 라인(50a)을 인터레이어 절연체(45) 및 폴리실리콘 레이어를 통하여 소오스 전극 영역(58c)에 연결하기 위한 비아(70). 폴리실리콘 레이어(54)는 스텝 커 버리지 때문에 컬럼(50a) 아래로 연장하지만, 이것이 필수는 아니다.

소오스 전극 영역(58c)을 폴리실시콘 영역으로 직접 연결하기 위한 비아(71). 폴리실리콘 영역은 인터레이어 절연체(45) 및 게이트 절연체(44)를 통하여 TFT 소오스를 정의한다;

로우 라인(58a)을 인터레이어 절연체(45) 및 게이트 절연체(44)를 통하여 게이트 전극(50b)에 연결하는 비아(72);

폴리실리콘 레이어의 TFT 드레인 영역을 드레인 전극 영역(58d)으로 연결하는 비아(73);

폴리실리콘 레이어에 의해 정의된 하부 캐패시터 전극(54)을 캐패시터 라인(600으로 연결하는 비아(74); 및

화소 전극(64)을 드레인 전극 영역(58d)으로 연결하는 비아(75).

도 5에 도시된 구조는 도 2의 회로를 실행하는 것을 보일 수 있다.

광 차폐로서 스토리지 캐패시터 라인(60)의 사용에 의해, 컬럼부터 스토리지 캐패시터 라인까지의 매우 큰 캐패시턴스가 있다. 그러나, 연결은 매우 낮은 레지스턴스의 메탈 레이어(58)를 사용하고, 그래서 전압 스파이크가 로우 어드레스 주기 말(end) 전에 그라운드로 방전되고, 개개의 화소에 대해 제한된 작은 오류만이 남고, 그래서 기존의 커플링 오류보다 매우 작은 오류만 있다.

도 7은 DCD 컬럼 어드레싱 스킴을 사용하는 화소 배열의 시뮬레이션 시의 화소 오류 전압을 보인다.

도 7은 도 3에 대응하며 본 화소 구조에 의해 획득된 각 디지털 코드의 오류 레벨을 보인다. 하나의 플롯(plot)(80)은 계산된 이상적인 결과를 보이고, 다른 플롯(82)은 회로 시뮬레이션 결과를 보인다. 시뮬레이션 결과에서, 커플링은 2.2%에서 0.08%로 감소하였다. 이 시뮬레이션 결과는 127과 128의 두 그레이 레벨 사이에서 11mV의 피크(peak) 오류를 보이고, 이것은 LSB 그레이 레벨의 절반에 해당하며, 그리고 이것은 선행 기술 회로에서보다 10배 작고, 그래서 이제 사람의 눈으로 구별가능하다.

그 시뮬레이션 오류와 이상적으로 계산된 오류간의 차이는 약간의 사소한 오류를 일으키는 화소/DCD 어레이의 다른 부분의 존재를 두드러지게 한다. 이것은 그라운드에 대해 높은 레지스턴스를 갖는 화소의 부분 상에 남아 있는 차지 때문일 수 있고, 이 경우는 대부분 디스플레이의 최단의 공통 전극 레지스턴스일 것 같다. 다시, 이런 사소한 오류는 QQVGA의 패널 해상도에서 가시적이지 않을 것이나, 대형 패널 크기는 균일한 그레이 이미지 상에서 탑부터 버텀까지 작은 1-2LSB 차이를 표시할 수 있을 것이다. 일반적으로 이것은 두 메탈 레이어가 낮은 레지스턴스를 보장함에 의해 제거될 수 있고, 그래서 각 메탈에 대해 긴 스퍼터링 타임과 함께 획득될 수 있다.

본 출원은 LTPS AMLCD에 관련된 것으로, 대량 생산 설비에서 고 레벨의 회로 집적(SOP2)을 가능하게 한다. 이것은 현재 디스플레이 해상도, 콘트라스트 비 및 비트 깊이의 중가로 인해 많은 회사에서 신뢰성 있게 획득하지 못하고 있다. 본 발명은 대량 생산 QQVGA 디스플레이의 부분을 형성할 수 있다. 적합한 콘덕터 레지스턴스의 보장으로 인해, 본 발명은 고 해상도 및 큰 사이즈의 디스플레이에 적용될 수 있다.

부가적인 비아의 도입은, 비아로 인해 요구되는 부가적인 불투명 기판 영역 때문에, 약간의 콘트라스트 감소가 초래될 수 있다. 작은 양의 개구는 화소 TFT의 게이트의 탑(top)상에 비아를 생성하고 두 메탈 레이어(50,58)간의 연결 (즉, 비아(72)의 기능)에 의해 획득될 수 있다. 이것은 디자인 룰에 따른 디바이스의 길이의 증가로 인해 TFT의 약간의 변형이 요구될 것이나, 이것의 장점은 보다 탄력적인 다양한 화소 레이아웃을 갖는 것이며 투과 영역이 증가하는 것이다. 서로 다른 레이어를 형성하기 위하여 사용된 개개의 프로세싱 단계는 모두 종래의 기술로 가능하므로 자세한 설명은 하지 않는다.

단지 하나의 자세한 실행을 보이고 있다. 그러나, 많은 변형이 가능하다. 예를 들어, TFT 레이아웃은 다를 수 있다 (예를 들어, 탑 게이트 대신에 버텀 게이트). 또한, 본 발명의 배열로 제공된 정전과 광차폐는 비결정질 실리콘, 폴리실리콘 또는 다른 반도체 기술에 적용될 수 있다. 그러므로, 본 발명은 LTPS 실행에 제한되지 않는다. 본 발명은 바람직한 실시예의 용어 및 예시를 통하여 설명되었지만, 그 개시된 실시예나 예시에 의해 제한되지 않는 것으로 이해되어야 한다. 대조적으로, 본 발명은 (본 기술 분야에서 당업자에게 명백한 것과 같이) 다양한 변형 및 유사한 배열을 포함하도록 의도된 것이다. 그러므로, 첨부 청구항의 범위는 모든 변형 및 유사한 배열을 포함하도록 최대한으로 해석되어야 한다.

도 1a 및 1b는 종래의 디지털 컬럼 드라이브(DCD)를 설명하기 위한 도면;

도 2는 종래의 화소 회로를 보이고, 어떻게 회로내의 캐패시턴스가 DCD 컨버터의 성능에 영향을 미치는지를 설명하기 위한 도면;

도 3은 도 2의 회로의 사용 결과로서의 오류를 보이는 도면;

도 4a 및 4b는 도 2의 회로를 실행하기 위한 표준 필드 차단 화소 레이아웃을 간단한 형태로 보인 도면;

도 5는 도 2의 회로를 실행하기 위한 본 발명의 화소 레이아웃을 보인 도면;

도 6은 도 5의 라인 VI-VI'를 따른 단면도;

도 7은 도 5의 회로의 사용 결과로서의 오류를 보이는 도면.

Claims

로우 및 컬럼으로 배열된 디스플레이 화소의 어레이를 포함하되, 상기 화소 어레이는:

기판;

컬럼 전극 라인을 정의하고, 상기 기판 위에 있는 컬럼 전극 메탈 레이어;

로우 전극 라인, 로우-와이즈(row-wise) 캐패시터 라인 및 상기 컬럼 전극 라인의 일부 위에 제공된 컬럼 부분을 정의하고, 레이어 순서로 상기 컬럼 전극 메탈 레이어의 위에 있는 로우 전극 메탈 레이어; 및

상기 로우 전극 메탈 레이어의 상기 컬럼 부분에 중첩하는 화소 전극을 정의하고, 레이어 순서로 상기 로우 전극 메탈 레이어의 위에 있는 화소 전극 메탈 레이어를 포함하는 것을 특징으로 하는 디스플레이 디바이스.
제 1 항에 있어서,

상기 컬럼 전극 메탈 레이어는 각 화소를 위한 게이트 전극을 정의하는 것을 특징으로 하는 디스플레이 디바이스.
제 1 항에 있어서,

상기 로우 전극 레이어는 각 화소를 위한 소오스 전극 영역 및 드레인 전극 영역을 정의하는 것을 특징으로 하는 디스플레이 디바이스.
제 3 항에 있어서,

TFT 채널을 정의하는 반도체 레이어를 더 포함하는 것을 특징으로 하는 디스플레이 디바이스.
제 4 항에 있어서,

상기 반도체 레이어는 화소 스토리지 캐패시터 전극을 정의하는 것을 특징으로 하는 디스플레이 디바이스.
제 4 항에 있어서,

각 화소는,

상기 컬럼 라인을 상기 소오스 전극 영역에 연결하기 위한 커넥션;

상기 소오스 전극 영역을 상기 반도체 레이어에 연결하기 위한 커넥션;

상기 로우 라인을 상기 게이트 전극에 연결하기 위한 커넥션;

상기 반도체 레이어의 드레인 영역을 상기 드레인 전극 영역에 연결하기 위한 커넥션;

상기 화소 스토리지 캐패시터 전극을 상기 로우-와이즈 캐패시터 라인에 연결하기 위한 커넥션; 및

상기 화소 전극(64)을 상기 드레인 전극 영역에 연결하는 커넥션을 포함하는 것을 특징으로 하는 디스플레이 디바이스.
제 4 항에 있어서,

상기 반도체 레이어는 폴리실리콘을 포함하는 것을 특징으로 하는 디스플레이 디바이스.
제 1 항에 있어서,

로우 선택 펄스를 화소의 로우에 순차적으로 제공하기 위한 로우 드라이버 회로; 및

화소 드라이브 신호를 화소의 컬럼으로 제공하기 위한 컬럼 드라이버 회로를 더 포함하는 것을 특징으로 하는 디스플레이 디바이스.
제 8 항에 있어서,

상기 로우 및 컬럼 드라이버 회로는 화소 어레이 기판 상에 집적된 것을 특징으로 하는 디스플레이 디바이스.
제 8 항에 있어서,

상기 컬럼 드라이버 회로는 디지털-아날로그 컨버터를 포함하는 것을 특징으로 하는 디스플레이 디바이스.
제 10 항에 있어서,

상기 디지털-아날로그 컨버터는 스위치드 캐패시터 차지 분배 컨버터인 것을 특징으로 하는 디스플레이 디바이스.
제 11 항에 있어서,

상기 디지털-아날로그 컨버터는 디지털 컬럼 드라이브 컨버터인 것을 특징으로 하는 디스플레이 디바이스.
제 1 항에 있어서,

상기 화소 전극상에 제공된 신호에 의해 국부적으로 변형되는 액정 레이어를 더 포함하는 것을 특징으로 하는 디스플레이 디바이스.
제 6 항에 있어서,

상기 화소 전극상에 제공된 신호에 의해 국부적으로 변형되는 액정 레이어를 더 포함하는 것을 특징으로 하는 디스플레이 디바이스.