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KR20090009887A - 개선된 씨닝 공정을 이용하여 제조된 반도체 온 글래스 인슐레이터 - Google Patents

개선된 씨닝 공정을 이용하여 제조된 반도체 온 글래스 인슐레이터 Download PDF

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KR20090009887A
KR20090009887A KR1020087028385A KR20087028385A KR20090009887A KR 20090009887 A KR20090009887 A KR 20090009887A KR 1020087028385 A KR1020087028385 A KR 1020087028385A KR 20087028385 A KR20087028385 A KR 20087028385A KR 20090009887 A KR20090009887 A KR 20090009887A
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KR
South Korea
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semiconductor
glass
layer
semiconductor wafer
donor
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Abandoned
Application number
KR1020087028385A
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English (en)
Inventor
지안웨이 펭
키쇼르 피. 가드카리
조세프 에프. 매치
마이클 제이. 무어
마크 에이. 스토커
Original Assignee
코닝 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 코닝 인코포레이티드 filed Critical 코닝 인코포레이티드
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Abstract

반도체 온 글래스(SioG)구조를 제조하는 방법 및 기구는 도너 반도체 웨이퍼(donor semiconductor wafer)의 박리층(exfoliation layer)을 만들기 위해, 반도체 웨이퍼의 주입면(implantation surface)을 이온 주입공정(ion implantation process)에 적용(subjecting)시키는 단계; 전기분해를 사용하여 박리층의 주입면과 유리기판을 결합(bonding)시키는 단계; 도너 반도체 웨이퍼로부터 박리층을 분리함으로써, 적어도 하나의 벽개면(cleaved surface)를 노출(exposing)시키는 단계; 및 습식 식각(wet etching) 공정 전후에 수소 어닐링 공정을 적용하지 않고, 하나 이상의 벽개면(cleaved surface)을 약 20-100℃의 온도에서 습식 식각(wet etching)공정에 적용하는(subjecting) 단계를 포함한다.
반도체 온 글래스(SioG)구조, 도너 반도체 웨이퍼, 박리층, 습식 식각(wet etching), 전기 분해

Description

개선된 씨닝 공정을 이용하여 제조된 반도체 온 글래스 인슐레이터 {SEMICONDUCTOR ON GLASS INSULATOR MADE USING IMPROVED THINNING PROCESS}
본 발명은 개선된 필름 씨닝(thinning) 과정을 이용한 SOI(semiconductor-on-insulator) 구조의 제조와 관련된 것이다.
현재까지, SOI(semiconductor-on-insulator) 구조에 대부분 흔히 사용되는 반도체 물질은 실리콘이었다. 그런 구조는 문헌에서 실리콘-온-인슐레이터(silicon-on-insulator) 구조로 언급되어 왔으며, 그 약자인 "SOI"가 그런 구조에 적용되어왔다. SOI 기술은 고성능 박막 필름 트랜지스터, 태양전지, 능동 매트릭스 디스플레이와 같은 디스플레이에서 점점 중요해지고 있다. SOI 구조는 절연 물질 위에 실질적으로 단일 결정 실리콘의 얇은 층(일반적으로 두께가 0.1-0.3 마이크론이나, 어떤 경우에는 5 마이크론 정도로 두꺼운 경우도 있음)을 포함할 수도 있다.
프리젠테이션의 용이성을 위해, 다음에서는 SOI 구조에 대해서 종종 논의할 것이다. SOI 구조의 특정 타입에 대한 언급은 본 발명의 설명을 용이하게 하는 것 이나, 어떤 방법으로든 본 발명의 범위를 제한하는 것을 의도하거나, 제한하는 것으로 해석되어서는 안된다. SOI 약자는 여기에서 일반적으로 반도체-온-인슐레이터(semiconductor-on-insulator)의 구조를 지칭하는 것으로 사용되나, 제한없이 실리콘-온-인슐레이터(silicon-on-insulator) 구조를 포함한다. 마찬가지로, SioG 약자는 일반적으로 반도체-온-글래스-세라믹(semiconductor-on-glass-ceramic)구조를 의미하나, 제한없이 실리콘-온-글래스-세라믹(silicon-on-glass-ceramic) 구조를 포함한다. SOI 약자는 SioG 구조를 포함한다.
SOI 구조 웨이퍼를 얻는 다양한 방법은 격자 매치된(lattice matched) 기판에 실리콘(Si)의 에피택시얼 성장(epitaxial growth)을 포함한다. 대체적인 공정으로는 단일 결정 실리콘 웨이퍼를 SiO2의 산화물층이 성장해온 다른 실리콘 웨이퍼와 결합시키며, 그 이후에 탑 웨이퍼를 가령 0.005 내지 0.3 마이크론의 단일 결정 실리콘층으로까지 연마하거나, 에칭하는 것을 포함한다. 또 다른 방법은 이온 주입(ion-implantation)법을 포함하며, 이는 수소나 산소이온이 산소 이온 주입의 경우에 Si가 위에 덮인 실리콘 웨이퍼에서 매몰(buried) 산화층을 형성하거나, 수소이온 주입의 경우에 산화층으로 다른 Si 웨이퍼와 결합하는 얇은 Si층을 분리시키기(벗겨내기)위해 주입된다.
전자의 2 방법은 비용 및/또는 결합력 및 내구성의 관점에서 만족스러운 구조를 나타내지 못하였다. 수소이온 주입과 관련된 후자의 방법은 일부 주목을 받았으며, 전자의 방법보다 유리한 것으로 고려되어 왔다. 왜냐하면, 필요한 주입에너 지가 산소 이온 주입보다 50% 이하이며, 필요한 양(dosage)도 20배(two orders of magnitude) 낮다.
미국특허 제5,374,564호는 열공정을 이용하여 기판에 단일 결정 실리콘 필름을 얻는 공정을 공개한다. 평면(2차원 표면)을 갖는 실리콘 웨이퍼는 다음의 단계가 되기 쉽다: (i) 실리콘 웨이퍼의 하부 영역과 박막 실리콘 필름을 구성하는 상부 영역의 경계를 짓는 가스 마이크로 버블(gaseous micro-bubble)층을 만드는 이온에 의해 실리콘 웨이퍼의 표면의 충격에 의한 주입(implantation)단계; (ii) 실리콘 웨이퍼의 평면을 단단한 물질층(가령, 절연 산화물)과 접촉시키는 단계; 및 (iii) 이온 충격이 수행되는 온도 이상에서 실리콘 웨이퍼와 절연 물질의 어셈블리를 열처리하는 3단계. 상기 3단계는 박막필름과 절연물질을 함께 결합시키고, 마이크로-버블에서 압력효과를 만들며, 박막 실리콘 필름과 실리콘 웨이퍼의 남은 질량 사이의 분리를 야기시키기에 충분한 온도를 채용한다(고온 단계때문에, 이 공정은 낮은 비용의 유리 또는 유리-세라믹 기판으로 작업하지 않는다).
미국 특허출원 제2004/0229444호는 SioG 구조를 제조하는 공정을 공개한다. 그 단계는 다음을 포함한다: (i) 결합면을 형성하기 위해 실리콘 웨이퍼 표면을 수소 이온 주입에 노출시키는 단계; (ii) 웨이퍼의 결합면을 유리 기판에 접촉시키는 단계; (iii) 그들 사이의 결합을 촉진시키기 위해, 상기 웨이퍼 및 상기 유리 기판에 압력, 온도, 전압을 적용시키는 단계 및 (iv) 실리콘 웨이퍼로부터 유리 기판 및 실리콘 박막의 분리를 촉진하기 위해 상온으로 상기 구조를 냉각시키는 단계.
박피 직후의 최종 SOI 구조는 과도한 표면 거칠기(가령, 약 10nm이상), 과도 한 실리콘 층의 두께(상기 층이 박막으로 간주되더라도) 및 상기 실리콘 층의 주입 손상(가령, 무정형 실리콘 층의 형성때문에)을 나타낼 수도 있다. 몇몇 연구들은 박막 실리콘 필름이 실리콘 물질 웨이퍼로부터 벗겨진 후 화학적 물리적 연마(CMP)사용을 SOI 구조의 추가적인 공정으로 도입하고 있다. 그러나, 바람직하지 않게도, CMP 공정은 연마동안 박막 실리콘 필름의 표면에 걸쳐 균일하게 물질을 제거하지 않는다. 전형적인 표면 불균등(표준 편차/ 평균 제거 두께)은 반도체 필름의 3-5% 범위이다. 실리콘 필름의 두께의 대부분이 제거되기 때문에, 필름 두께에 있어서의 편차는 그에 따라 나빠진다.
상기 CMP 공정의 단점은 유리 응용분야의 일부 실리콘에 특히 문제가 생기는데, 이는 일부의 경우, 바람직한 실리콘 필름 두께를 얻기 위해 물질의 약 300-400 nm나 제거될 필요가 있기 때문이다. 예를 들어, 박막 트랜지스터(TFT) 제작 공정에서, 100nm 범위 이하의 시리콘 필름 두께가 바람직할 수 있다. 덧붙여서, 낮은 표면 거칠기는 또한 TFT의 구조에 바람직할 수 있다.
CMP 공정의 다른 문제는 사각의 SOI 구조(가령, 날카로운 모서리를 가진 구조)가 연마될 때, 특히 나쁜 결과를 나타낸다. 사실, 전술한 표면 비균일성은 SOI 구조의 중앙과 비교하여 그 모서리에서 증폭된다. 더욱이, 큰 SOI 구조가 (가령, 광전지 응용 등)으로 고려될 때, 결과적으로 사각의 SOI 구조는 전형적인 CMP 장비(대개 300mm 표준 웨이퍼 사이즈로 디자인됨)에 비해 너무 크다. 또한 비용도 SOI 구조의 상업적 응용분야에 중요한 고려요소이다. 그러나, CMP 공정은 시간과 비용의 관점 모두에서 비용이 많이 든다. 특수 CMP 기계가 SOI 구조 크기를 수용 하기위해 필요하다면, 비용문제는 심각하게 악화될 수 있다.
본 발명의 하나 이상의 구현예에 따라, 유리 구조에 대해 반도체를 형성하는 방법 및 기구는 다음을 포함한다: 도너 반도체 웨이퍼의 박리층을 만들기 위해, 반도체 웨이퍼의 주입면(implantation surface)을 이온 주입공정에 적용(subjecting)시키는 단계; 전기분해(electrolysis)를 사용하여 박리층의 주입면과 유리기판을 결합(bonding)시키는 단계; 도너 반도체 웨이퍼로부터 박리층을 분리함으로써, 적어도 하나의 벽개면(cleaved surface)를 노출(exposing)시키는 단계; 및 하나 이상의 벽개면(cleaved surface)을 습식 식각(wet etching) 공정에 적용하는(subjecting) 단계.
상기 습식 식각(wet etching)은 습식 식각(wet etching) 공정 전후에 수소 어닐링 공정을 적용하지 않고, 약 20-100℃의 온도에서 수행될 수 있다. 상기 습식 식각(wet etching)공정은 약 20-60℃, 가령, 25℃의 온도에서 수행될 수 있다.
상기 하나 이상의 벽개면(cleaved surface)은 도너 반도체 웨이퍼의 제1벽개면(cleaved surface) 및 상기 박리층의 제2벽개면(cleaved surface)을 포함할 수 있다. 습식 식각(wet etching)단계는 상기 박리층의 제2벽개면(cleaved surface) 및/또는 상기 도너 반도체 웨이퍼의 제1 벽개면(cleaved surface)에 적용될 수 있다.
상기 습식 식각(wet etching)공정은 산 용액 및 염기 용액 중 하나 또는 모두에 벽개면(cleaved surface)을 주입하는 것을 포함할 수 있다. 예를 들어, 상기 산 용액은 불화수소산(hydrofluoric acid), 질산(nitric acid) 및 아세트산(acetic acid)중 하나 이상을 포함할 수 있다. 만일 염기 용액이 사용된다면, KOH, NH4OH, 테트라메틸 암모늄 하이드록사이드(TMAH) 중 하나 이상을 포함할 수 있다. 상기 용액은 그와 택일적으로 또는 추가적으로 이소프로필 알콜(isopropyl alchol), 과산화 수소(hydrogen peroxide) 또는 오존으로 중성화된 물(ozonated deionized water)과 같은 첨가제를 포함할 수 있다.
상기 식각(etching) 공정은 하나 이상의 벽개면을 식각액(etchant)를 함유하는 용액에 교반시키는 것을 포함할 수 있다. 가령, 상기 교반은 상기 용액의 자기교반(ultrasonic stirring), 용액 내의 초음파(ultrasonic wave) 전달, 용액내의 메가소닉 전파(megasonic wave) 전달 및 용액의 스프레이 적용 중 하나 이상의 용액의 교반을 포함할 수 있다.
도너 반도체 웨이퍼가 실질적으로 단일 결정 도너 반도체 웨이퍼를 포함하고, 선택적으로 도너 반도체 웨이퍼 위에 위치한 에피택시얼(epitaxial) 반도체층을 포함하는 구조의 일부일 수 있음을 주의하여야 한다. 박리층(가령, 유리기판에 결합되고, 도너 반도체 구조에서 분리된 층)은 따라서 실질적으로 단일 결정 도너 반도체 웨이퍼 물질로부터 형성될 수 있다. 택일적으로, 박리층은 실질적으로 에피택시얼(epitaxial) 반도체층(이는 단일 결정 도너 반도체 웨이퍼 물질의 일부를 포함할 수 있음)으로부터 형성될 수 있다.
전술한 습식 식각(wet etching)공정은 박리층이 실질적으로 단일 결정 도너 반도체 웨이퍼 물질로부터 형성되든, 에피택시얼(epitaxial) 반도체층으로부터 형성되든지와 상관없이 박리층에 적용될 수 있다.
추가적으로, 또는 택일적으로, 상기 공정은 상기 분리층의 식각된 표면(etched surface)을 연마시키거나 및/또는 상기 도너 반도체 웨이퍼(또는 구조)의 식각된 표면(etched surface)을 연마시키는 것을 더 포함할 수 있다. 상기 연마단계는 실리콘계 슬러리 또는 반도체 산업의 당업계에서 알려진 유사 물질을 이용하여 식각된(etched) 표면을 연마시키는 것을 포함할 수 있다. 상기 연마 압력은 약 1 내지 100 psi일 수 있으며, 상기 연마 플레이튼(platen) 속도는 약 25-1000 rpm일 수 있다. 상기 연마 공정은 당업계에 알려진 결정적인 연마 기술일 수 있다.
하나 이상의 구현예에서, 상기 결합 단계는 다음을 포함할 수 있다: 상기 결합시키는 단계는 상기 유리 기판 및 상기 도너 반도체 웨이퍼중 하나 이상을 가열하는 단계; 박리층을 통해 상기 유리 기판을 상기 도너 반도체 웨이퍼와 직,간접적으로 접촉시키는 단계; 및 결합을 유도하기 위해, 유리 기판 및 도너 반도체 웨이퍼에 걸쳐 전압 포텐셜(voltage potential)을 적용시키는 단계. 상기 유리 기판 및 상기 반도체 웨이퍼의 온도는 상기 유리 기판의 변형점인 약 150℃내에서 승온될 수 있다. 상기 유리 기판 및 반도체 웨이퍼의 온도는 다른 수준으로 승온될 수 있다. 유리 기판 및 도너 반도체 웨이퍼에 걸친 전압 포텐셜(voltage potential)은 약 100-2000 볼트일 수 있다. 결합된 유리 기판, 박리층 및 도너 반도체 웨이퍼를 냉각시켜, 상기 박리층에 실질적으로 균열이 발생함으로써, 스트레스가 유도될 수 있다.
다른 관점, 특징, 장점 등은 여기 본 발명의 명세서와 첨부한 도면을 결합하는 경우 당업자에게 명확해질 것이다.
도면을 참조하여 보면, 본 발명의 하나 이상의 구현예에 따라 숫자는 구성요소(element)를 표시하며, 도 1에 SiOG 구조(100)이 도시되어 있다. SiOG 구조(100)은 유리기판(102) 및 반도체층(104)을 포함할 수 있다. SiOG 구조(100)는 박막트랜지스터(TFTs) 제조 즉, 유기발광다이오드(organic light-emitting diode, OLED) 디스플레이 및 액정 디스플레이(LCDs), 집적 회로(integrated circuits), 광전지장치(photovoltaic devices) 등을 포함한 디스플레이분야의 응용와 관련하여 적합한 용도를 갖는다.
상기 층(104)의 반도체 물질은 실질적으로 단일-결정 물질의 형태일 수 있다. "실질적으로(substantially)"란 용어는 통상적으로 반도체 물질이 격자 결함(lattice defects) 또는 일부 입계들(grain boundaries)과 같은 내부적으로나 의도적으로 추가된 일부의 내부적 또는 표면 결함 중 적어도 하나를 포함한다는 사실을 설명하기 위해 상기 층(104)을 기술하는데 사용된다. 또한 "실질적으로"란 용어는 특정 도펀트(dopants)가 상기 반도체 물질의 결정 구조를 뒤틀거나(distort) 그렇지 않으면, 상기 결정 구조에 영향을 미칠 수 있다는 사실을 반영한다.
논의를 위해 상기 반도체층(104)는 실리콘으로부터 형성된 것으로 가정한다. 그러나, 상기 반도체 물질은 실리콘계 반도체 또는 III-V, II-IV, II-IV-V 등과 같은 다른 반도체 형태일 수 있음이 이해된다. 이러한 물질의 실시예는 다음을 포함한다: 실리콘(Si), 게르마늄으로 도핑된 실리콘(germanium-doped silicon, SiGe), 실리콘 카바이드(SiC), 게르마늄(Ge), 갈륨비소(GaAs), GaP 및 InP.
상기 유리 기판(102)은 산화 유리 또는 산화 유리-세라믹으로부터 형성된 것으로 가정한다. 필수적으로 요구되는 것은 아니지만, 여기 기술된 구현예들은 약 1,000℃미만의 변형점을 나타내는 산화 유리 또는 유리-세라믹을 포함할 수 있다. 유리 제조 업계에서 통상적인 것과 같이, 변형점(strain point)은 유리나 유리-세라믹이 1014.6 포이즈 (1013.6 Pa.s)의 점도를 갖는 온도이다. 산화 유리 및 산화 유리-세라믹 사이와 같이, 상기 유리들은 제조가 간단하여 널리 응용될 수 있으며, 덜 비싸다는 잇점이 있다.
예로서, 상기 유리 기판(102)은 알카라인-토금속 이온을 포함하는 유리 기판, 가령, CORNING사 유리 조성물 NO. 1737 또는 CORNING사 유리 조성물 NO. EAGLE 2000TM로 만들어진 기판으로부터 형성될 수 있다. 이러한 유리 물질은 특히 예를 들어, 액정 디스플레이 제조의 용도를 갖는다.
상기 유리 기판은 약 0.1mm 내지 약 10mm, 가령, 약 0.5mm 내지 약 3mm의 두께를 가질수 있다. 가령, 실리콘/실리콘 이산화물(dioxide)/실리콘 구조(configuration)를 갖는 표준 SOI 구조가 높은 빈도로 작동되는 경우 발생하는 와류성 전기용량 효과(parasitic capacitive effects)를 회피하기 위해, SOI 구조에 대해서는, 약 1마이크론 이상의 두께를 갖는 절연층이 바람직하다. 과거에는 그런 두께를 갖는 것이 어려웠다. 본 발명에 따라, 약 1마이크론 보다 두꺼운 절연층을 갖는 SOI 구조는 단지 약 1마이크론 이상의 두께를 갖는 유리기판(102)을 사용함으로써, 쉽게 얻어질 수 있다. 상기 유리 기판(102)의 두께의 하한선은 약 1 마이크론이 될 수 있다.
일반적으로, 상기 유리 기판(102)은 SioG 구조(100)에서 수행되는 일련의 과정뿐만 아니라 상기 결합 단계를 통해 반도체층(104)을 지지할 만큼 충분히 두꺼워야 한다. 상기 유리 기판(102) 두께의 이론적인 상한선은 없으나, 지지기능에 필요한 두께 이상이거나, 궁극적인 SioG 구조(100)에 바람직한 두께 이상의 경우는 바람직하지 않을 수 있다. 왜냐하면, 상기 유리 기판(102)의 두께가 두꺼울수록, 적어도 상기 SioG 구조(100)를 형성하는 단계의 일부를 진행하는 것이 더 어려워질 것이기 때문이다.
상기 산화 유리 또는 산화 유리-세라믹 기판(102)은 실리카계(silica-based)일 수 있다. 따라서, 산화 유리 또는 산화 유리-세라믹에 존재하는 SiO2의 몰퍼센트는 30 몰% 초과이거나, 40 몰% 초과일 수 있다. 유리-세라믹의 경우, 상기 결정상은 뮬라이트(mullite), 코디에라이트(cordierite), 아노타이트(anorthite), 스피넬(spinel) 또는 유리-세라믹 업계에 알려진 다른 결정상일 수 있다. 비실리카계(non-silica-based) 유리 및 유리-세라믹은 본 발명의 하나 이상의 구현예의 실시에 사용될 수 있으나, 일반적으로 고 비용 및/또는 열악한 성능의 특성으로 인해 덜 바람직하다. 마찬가지로, 일부 응용에 있어, 가령, 실리콘계가 아닌 반도체 물질을 채용하는 SOI 구조에 있어서, 산화물에 기초하지 않은 유리 기판, 가령, 비 산화물 유리가 바람직할 수 있으나, 일반적으로 고 비용때문에 바람직하지 못하다. 이하 상술하는 바와 같이, 하나 이상의 구현예에서, 상기 유리 또는 유리-세라믹 기판(102)은 이에 결합하는 상기 층(104)의 하나 이상의 반도체 물질(가령, 실리콘, 게르마늄 등)의 열팽창 계수(coefficient of thermal expansion,[CTE])에 맞추기 위해 디자인 되었다. 상기 CTE 매치 때문에 증착과정(deposition process)의 히팅 사이클동안 바람직한 기계적 특성을 가지게 된다.
특정 응용분야 가령, 디스플레이 응용에서, 상기 유리 또는 유리-세라믹 (102)은 가시광선, UV 근방 및/또는 IR 파장의 범위에서 투명할 수 있다. 가령, 상기 유리 또는 유리-세라믹(102)은 350nm 내지 2마이크론 파장에서 투명하게 보일 수 있다.
상기 유리 기판(102)이 단일 유리 또는 유리-세라믹 층으로 구성될 수 있지만, 바람직하게는 라미네이트된 구조가 사용될 수 있다. 라미네이트된 구조가 사용되는 경우, 상기 상기 반도체층(104)에 가장 가까운 라미네이트 층은 단일 유리 또는 유리-세라믹으로 구성된 유리 기판(102)에 대해 여기 논의된 특성을 가질 수 있다. 상기 반도체층(104)로부터 떨어져 있는 층도 그러한 특성을 가질 수도 있으나, 상기 반도체층(104)과 직접적으로 접촉하지 않기 때문에 완화된 특성을 가질 수 있다. 후자의 경우, 상기 유리 기판(102)은 유리 기판(102)에 특이적인 특성을 더이상 만족하지 못하는 경우 사용될 수 없는 것으로 간주될 수 있다.
이제부터 도 2-6을 살펴본다. 도 2는 도 1 (및/또는 공개된 다른 실시예)의 SioG 구조(100)를 제조하기 위해 수행될 수 있는 단계를 도시하는 반면, 도 3-6은 도 2의 단계를 수행하는데 있어 형성될 수 있는 중간 구조(intermediate structures)를 도시한다. 도 2 및 3으로 돌아가서, 202 과정에서, 도너 반도체 웨이퍼(102)의 주입면(121)이 유리 또는 유리-세라믹 기판(102)과 결합하는데 적합한 상대적으로 평평하고 균일한 주입면(121)을 제조하기 위해 연마, 세척 등에 의해서 준비된다. 논의를 위해, 상기 반도체 웨이퍼(102)는 상기 기술된 바와 같이 다른 적합한 반도체 전도(conductor) 물질이 사용될 수는 있으나, 실질적으로는 단일 결정 Si 웨이퍼일 수 있다.
204 과정에서, 박리층(122)은 도너 반도체 웨이퍼(120)의 주입면(121) 아래의 약화된 영역을 만들기 위해 상기 주입면(121)을 하나 이상의 이온 주입 공정을 거치도록 함으로써 만들어진다. 본 발명의 실시예가 상기 박리층(122)를 형성하는 특정 방법에 제한되는 것은 아니나, 한가지 적합한 방법은 적어도 도너 반도체 웨이퍼(120)에서 박리층(122)의 생성을 개시하기 위해서 상기 도너 반도체 웨이퍼(120)의 주입면(121)이 수소 이온 주입 공정에 적용되는 것을 따른다. 상기 주입 에너지는 가령 약 300-500nm의 박리층(122)의 일반적인 두께를 갖도록 하기 위해 일반적인 기술을 사용하는 것에 따를 수 있다. 예로서, 가령, 보론(boron)+수소, 헬륨(helium)+수소 또는 박리에 대한 문헌에 알려진 다른 이온들과 같은 다른 이온들이나 그의 복합물이 이용될 수 있으나, 수소 이온 주입이 적용될 수 있다. 다시 말해, 박리층(122)를 형성하기에 적합한 알려진 다른 기술 또는 이후에 개발된 기술은 본 발명의 범주에 벗어나 않는 한 채용될 수 있다.
206 과정에서, 도너 반도체 웨이퍼(120)가 상기 주입면(121)의 예를 들어, 수소 이온 농도를 낮추는데 처리될 수 있다. 가령, 상기 도너 반도체 웨이퍼(120)는 세척될 수 있고, 상기 박리층(122)의 주입 도너 표면(121)은 마일드하게 산화 되기 쉽다. 마일드한 산화처리는 산소 플라즈마에서의 처리, 오존 처리, 과산화 수소, 과산화 수소 및 암모니아, 과산화 수소 및 산에 의한 처리 또는 이들 공정의 결합을 포함할 수 있다. 이러한 처리 동안, 수소 종단 처리된 표면 그룹(hydrogen terminated surface groups)은 하이드록실 그룹으로 산화되며, 이는 다시 상기 실리콘 웨이퍼를 친수성으로 만든다는 것을 예상할 수 있다. 이러한 처리는 산소 플라즈마에서는 상온에서 수행될 수 있으며, 암모니아 또는 산 처리에 대해서는 25-150℃의 온도에서 수행될 수 있다.
도 2 및 4를 참조하면, 208 과정에서, 상기 유리 기판(102)은 전기 분해 과정을 이용하여 박리층(122)에 결합될 수 있다. 알맞는 전기분해 결합 공정은 미국 특허 출원 제2004/0229444에 기술되어 있으며, 그 전체적인 개시는 참조로서 병합되어 있다. 이 공정의 일부는 이하에 논의된다. 상기 결합 과정에서, 상기 유리 기판(102)(및 아직 처리되지 않았다면 박리층[122])의 적합한 표면 세척이 이루어질 수 있다. 이후에, 상기 중간 구조는 도 4에 개략적으로 도시된 배열을 이루기 위해 직간접적으로 접촉된다. 접촉 전 후에, 상기 도너 반도체 웨이퍼(120), 상기 박리층(122) 및 상기 유리 기판(102)을 이루는 상기 구조는 다른 온도 구배하에서 가열된다. 상기 유리 기판(102)은 상기 도너 반도체 웨이퍼(120) 및 상기 박리층(122) 보다 높은 온도에서 가열될 수 있다. 예로서, 그 온도 차이가 약 100 내지 150℃로 높을 수 있음에도 불구하고, 상기 유리 기판(102)와 상기 도너 반도체 웨이퍼(120)(및 상기 박리층[122])사이의 온도 차이는 적어도 1℃이다. 이 온도 차이는 상기 도너 반도체 웨이퍼(120)의 CTE와 조화되는 열팽창계수(CTE)를 갖는 유리(가령, 실리콘의 CTE와 조화됨)에 적합하다. 왜냐하면, 그것이 열 스트레스로 인해 이후에 상기 도너 반도체 웨이퍼(120)로부터 박리층(122)의 분리를 촉진시키기 때문이다.
상기 유리 기판(102)과 상기 도너 반도체 웨이퍼(120)사이의 온도 차이가 일단 안정화되면, 물리적 압력이 상기 중간 어셈블리(intermediate assembly)에 적용된다. 상기 압력 범위는 약 1 내지 약 50 psi일 수 있다. 고압 가령, 100Psi 이상에의 적용은 상기 유리 기판(102)의 파손을 야기할 수 있다.
상기 유리 기판(102) 및 상기 도너 반도체 웨이퍼(120)는 상기 유리 기판(102)의 약 +/- 150℃의 변형점 내의 온도로 적용될 수 있다.
다음으로, 전압이 가령 양극(positive electrode)에 도너 반도체 웨이퍼(120), 음극(negative electrode)에 유리 기판(102)를 갖는 중간 어셈블리에 걸쳐 적용될 수 있다. 전압 포텐셜의 적용은 상기 유리 기판(102)에 있는 알카리 또는 알카리 토금속 이온이 반도체/유리 인터페이스로부터 상기 유리 기판(102)으로 움직이도록 한다. 이것은 2가지 기능을 한다: (i) 알칼리 또는 알카리 토금속 이온이 없는 인터페이스가 만들어 진다; 및 (ii) 상기 유리 기판(102)이 매우 반응성이 있게 되어 상대적으로 낮은 온도에서의 열 적용으로도 상기 도너 반도체 웨이퍼(120)의 상기 박리층(122)에 강하게 결합한다.
도 2 및 5를 참조해 보면, 120 과정에서, 중간 어셈블리가 일정 시간동안 (가령, 대략 1시간 미만) 상기 조건하에 유지된 이후 상기 전압이 제거되고, 상기 중간 어셈블리는 상온으로 냉각된다. 상기 도너 반도체 웨이퍼(120) 및 상기 유리 기판(102)는 그런 후 분리되며, 이것은 이들이 이미 완전히 제거되지 않았더라도 그에 결합된 도너 반도체 웨이퍼(120)의 반도체 물질이 형성된 상대적으로 얇은 박리층(122)을 갖는 유리 기판(102)을 얻기 위해, 일종의 필링을 포함할 수 있다. 상기 분리는 열 스트레스로 인해 상기 박리층(122)의 파손을 통해 이루어 질 수 있다. 택일적으로, 또는 추가적으로, 상기 분리를 촉진하기 위해 워터 젯 커팅과 같은 물리적 스트레스나 화학적 식각(etching)이 이용될 수 있다.
도 5에 도시된 바와 같이, 분리 후에 결과적인(resulting) 구조는 상기 유리 기판(102) 및 그에 결합된 반도체 물질의 박리층(122)을 포함할 수 있다. 박리 직후의 상기 SOI 구조의 벽개면(cleaved surface)은 과도한 표면 거칠기, 과도한 실리콘 층의 두께 및 상기 실리콘 층의 주입 손상(가령, 무정형의 실리콘 층 형성으로 인한)을 나타낼 수 있다. 어떤 경우에는, 상기 무정형의 실리콘 층은 약 50-150 nm의 두께에 해당할 수 있다. 뿐만 아니라, 주입 에너지 및 주입 시간에 다라, 상기 박리층(122)의 두께는 약 300-500nm에 해당할 수 있다. 논의를 위해, 상기 반도체층(104)의 최종 두께는 1 마이크론 이하 가령, 40nm 미만과 같이 약 100nm 미만으로 가정한다.
따라서, 도 2, 122 과정 및 도 6을 참조하면, 상기 벽개면(cleaved surface)(123)은 후공정이며, 후공정은 상기 벽개면(123)을 상대적으로 낮은 온도의 습식 식각(wet etching) 공정에 적용시키는 것을 포함한다. 상기 습식 식각(wet etching)공정의 온도는 약 20-100℃ 또는 약 20-60℃, 가령, 25℃일 수 있다. 상기 습식 식각(wet etching)공정이 상기 습식 식각(wet etching) 공정 전후에 수소 어닐링 공정을 적용시키지 않고 실시되는 것이 바람직하다.
도 7을 참조하면, 상기 습식 식각(wet etching)공정은 식각 조(etching bath)(150)에서 수행될 수 있으며, 이는 온도 조절이 될 수 있다. 상기 수조(150)는 식각(etching) 용액(152)을 포함할 수 있으며, 여기에 상기 SOI 중간 구조가 처리될 수 있다. 상기 식각(etching)공정은 상기 반도체층(104)을 남겨둔 채, 박리층(122)의 일부(124)를 제거하고자 하는 것이다. 상기 식각(etching) 용액(152)은 산 용액 및 염기 용액 중 하나를 포함할 수 있다. 예로서, 산 용액이 적용될 때, 상기 식각(etching) 용액(152)은 불화수소산(hydrofluoric acid), 질산(nitric acid) 및 아세트산(acetic acid)중 하나 이상을 포함할 수 있다. 염기 용액이 사용될 때, 상기 식각(etching) 용액(152)은 KOH, NH4OH, 테트라메틸 암모늄 하이드록사이드(tetramethyl ammonium hydoxide, TMAH)등 중 하나 이상을 포함할 수 있다. 상기 식각(etching) 용액(152)은 택일적으로 또는 추가적으로 이소프로필 알콜, 과산화 수소 및 오존화된 물과 같은 첨가제를 포함할 수 있다.
상기 식각(etching) 공정은 상기 벽개면(cleaved surface)(123)이 상기 식각(etching) 용액(152)을 교반시키는 것을 포함할 수 있다. 가령, 상기 수조(150)는 상기 교반 가령, 자기 교반(magnetic stirring)에 의해 용액을 교반하는 것을 포함한다. 택일적으로 또는 추가적으로, 상기 수조(150)는 상기 용액(152)내에 상기 교반이 초음파 및/또는 메가소닉 전파 전달될 수 있도록 장비를 갖출 수 있다. 다른 교반 기술 가령, 상기 식각(etching) 용액(152)을 상기 벽개면(cleaved surface)(123)에 스프레이 적용하는 것 등을 채택할 수 있다.
상기 식각 공정(및 따라서 상기 물질(124) 제거 및 표면 거칠기)은 식각액(etchant) 조성물, 식각 시간 및 식각 온도 중 하나 이상에 의해 조절된다. 바람직한 양의 물질(124)이 제거되었을 때, 상기 식각 공정이 종료될 수 있으며, 상기 식각액(etchant)은 (가령, 물 헹굼(water rinse)또는 다른 중화제를 처리함으로써) 중화될 수 있다. 이를 통해 상기 SioG 구조(100)의 상기 반도체층(104)의 상대적으로 매끄럽게 식각된(etched) 표면 (123A)이 된다.
도 2, 214 과정 및 도 8을 참조하면, 상기 공정은 추가적으로 또는 택일적으로 상기 반도체층(104)의 식각된(etched) 표면(123A)이 연마(polishing)되도록 하는 것을 포함한다. 상기 연마 단계의 의도는 식각된(etched) 표면(123A)을 연마된 표면 (123B)으로 연마시켜, 상기 반도체층(104)으로부터 추가적인 물질(126)을 제거하는 것이다. 상기 연마 단계는 실리카계 슬러리 또는 반도체 산업의 당업계에 알려진 유사한 물질을 이용하여 식각된(etched) 표면을 연마하는 연마(버핑, buffing)장비를 사용하는 것을 포함할 수 있다. 상기 연마 압력은 약 1 내지 100 psi일 수 있으며, 상기 연마 플레이튼(platen) 속도는 약 25-1000 rpm 일 수 있다. 상기 연마 공정은 당업계에 알려진 결정론적인(deterministic) 연마 기술일 수 있다.
상기 연마 공정이후에, 남은 반도체층(104A)은 식각(etching)에 의해서만 얻어진 경우보다 실질적으로 더 얇거나 및/또는 더 매끄러울 수 있다.
본 발명의 택일적인 구현예는 전술한 SioG 공정을 참조하여 더 상세히 기술할 것이다. 예를 들어, 상기 박리층(122)을 상기 도너 반도체 웨이퍼(120)로부터 분리 결과, 상기 도너 반도체 웨이퍼(120)의 제1벽개면(cleaved surface) 및 상기 박리층(122)의 제2벽개면(cleaved surface)을 제조할 수 있다. 앞서 논의한 바와 같이, 상기 습식 식각(wet etching)공정은 상기 박리층(122)의 하나 이상의 제2벽개면(cleaved surface)(123)에 적용될 수 있다. 추가적으로 또는 택일적으로, 상기 습식 식각(wet etching)공정은 상기 도너 반도체 웨이퍼(120)의 제1벽개면(cleaved surface)에 (상기 기술한 하나 이상의 기술을 사용하여) 적용될 수 있다.
본 발명의 다른 구현예에서, 상기 도너 반도체 웨이퍼는 실질적으로 단일 결정 도너 반도체 웨이퍼(120) 및 상기 도너 반도체 웨이퍼에 위치한 에피택시얼(epitaxial) 반도체층을 포함하여 도너 구조의 일부 일 수 있다. (상기 SOI 구조에서 에피택시얼하게 성장한 반도체층의 상세한 내용은 2005.6.23일 출원되어 동시 계류(co-pending)중인 미국 출원 제11/159,889호에 공개되어 있으며, 그 전체의 공개는 여기 참조로 병합되어 있음). 따라서, 상기 박리층(122)는 실질적으로 상기 에피택시얼(epitaxial) 반도체층으로부터 형성될 수 있다(그리고, 상기 웨이퍼(120)로부터 단일 결정 도너 반도체 물질의 일부를 포함할 수 있음). 따라서, 상기 전술한 습식 식각(wet etching)공정은 에피택시얼(epitaxial) 반도체 물질에 실질적으로 형성된 박리층의 상기 벽개면(cleaved surface) 및/또는 에피택시얼(epitaxial)반도체 물질 및 단일 결정 반도체 물질의 결합에 적용될 수 있다.
본 발명의 또 다른 구현예에서, 전술한 연마 공정은 상기 도너 반도체 웨이퍼(120)의 식각된(etched) 표면에 적용될 수 있다.
본 발명의 다양한 관점을 예시할 목적으로, 현재 바람직한 도면을 도시하였으나, 본 발명이 도시된 간단한 배치나 방법에 제한되지 않는 것으로 이해된다.
도 1은 본 발명의 하나 이상의 구현예에 따른 SiOG 장치의 구조를 예시하는 블럭도이다.
도 2는 도 1의 SiOG 구조를 생산하는데 수행될 수 있는 공정의 단계를 도시하는 흐름도이다.
도 3-6은 도 2의 공정을 사용하여 형성된 중간 및 최종 구조을 도시하는 블럭도이다.
도 7은 도 1의 SiOG 를 생산하기 위한 중간 구조를 처리하는 식각조 (etching bath)를 예시하는 블럭도이다; 및
도 8은 택일적인 또는 추가적인 연마 공정(polishing process)이 택일적인 SiOG 구조를 생산하는 식각공정(etching process)와 함께 수행될 수 있음을 도시하는 블럭도이다.
실시예 1
SioG 구조에 전술한 씨닝(thinnig) 공정의 적용가능성을 증명하기 위해 실험을 실시하였다. 500nm 두께의 실리콘 박리층을 갖는 SioG 구조가 35% KOH 식각(etching) 용액에 침지되었으며, 약 25℃에서 4분동안 식각(etched)되었다. 상기 식각(etching) 용액을 교반하기 위해 자기 교반(magnetic stirring)을 하였다. 그 후 상기 SioG 구조는 상기 식각(etching) 용액으로부터 제거되고, 상기 식각 반응을 종료시키기 위해 비이온화된(deionized) 물로 세척하였다. 그 후, 상기 식각된 표면의 표면 거칠기를 측정하였고, 7.1 angstroms (RMS)의 거칠기로 나타났다. 상기 반도체층의 두께는 약 470 nm이었으며, 대부분의 식각된 표면이 10 nm 이하의 균일성 편차를 가지고 있었다. 상기 반도체층 두께 측정을 사용하여 식각속도를 계산하였으며, 그 속도는 7 nm/분이었다.
실시예 2
500nm 두께의 실리콘 박리층을 갖는 SioG 구조가 25% KOH 식각(etching) 용액에 침지되었으며, 약 25℃에서 4분동안 식각(etched)되었다. 상기 식각(etching) 용액을 교반하기 위해 초음파 교반(ultrasonic stirring)을 하였다. 그 후 상기 SioG 구조는 상기 식각(etching) 용액으로부터 제거되고, 상기 식각 반응을 종료시키기 위해 비이온화된(deionized) 물로 세척하였다. 그 후, 상기 식각된 표면의 표면 거칠기를 측정하였고, 7.6 angstroms (RMS)의 거칠기로 나타났다. 상기 반도체층의 두께는 약 344 nm이었고, 약 8 nm의 균일성 편차를 가지고 있었다. 식각 속 도(etching rate)는 38 nm/분이었다.
실시예 3
500nm 두께의 실리콘 박리층을 갖는 SioG 구조가 45% KOH 식각(etching) 용액에 침지되었으며, 약 25℃에서 4분동안 식각(etched)되었다. 상기 식각(etching) 용액을 교반하기 위해 자기 교반(magnetic stirring)을 하였다. 상기 SioG 구조는 상기 식각(etching) 용액으로부터 제거되고, 상기 식각 반응을 종료시키기 위해 비이온화된(deionized) 물로 세척하였다. 상기 식각된 표면의 표면 거칠기는 8.2 angstroms (RMS)이었다. 상기 반도체층의 두께는 438 nm이었고, 약 8 nm의 균일성 편차를 가지고 있었다. 식각 속도(etching rate)는 18 nm/분이었다.
실시예 4
상기 식각(etching) 용액의 초음파 교반을 이용하여 실시예 3의 실험을 반복하였다. 식각된 표면의 표면 거칠기는 9.7 angstroms (RMS)이었다. 상기 반도체층의 두께는 약 414 nm이었고, 약 6 nm의 균일성 편차를 가지고 있었다. 식각 속도(etching rate)는 21 nm/분이었다.
실시예 5
500nm 두께의 실리콘 박리층을 갖는 SioG 구조가 15% 암모니아(NH4OH) 식 각(etching) 용액에 침지되었으며, 약 25℃에서 4분동안 식각(etched)되었다. 상기 식각(etching) 용액을 교반하기 위해 초음파 교반(ultrasonic stirring)을 하였다. 그 후, 상기 SioG 구조는 상기 식각(etching) 용액으로부터 제거되고, 상기 식각 반응을 종료시키기 위해 비이온화된(deionized) 물로 세척하였다. 상기 식각된 표면의 표면 거칠기는 9 angstroms (RMS)이었다. 상기 반도체층의 두께는 약 472 nm이었고, 약 46 nm의 균일성 편차를 가지고 있었다. 식각 속도(etching rate)는 6 nm/분이었다.
실시예 6
500nm 두께의 실리콘 박리층을 갖는 SioG 구조가 HNO3(70%, wt%):HF (49%, wt%): CH3COOH (86%, wt%)의 부피비가 157:1:10 인 혼합용액에 침지되었으며, 약 25℃에서 2분 30초 동안 식각(etched)되었다. 상기 식각(etching) 용액을 교반하기 위해 1MHz 메가소닉 교반(megasonic stirring)을 하였다. 그 후, 상기 SioG 구조는 상기 식각(etching) 용액으로부터 제거되고, 상기 식각 반응을 종료시키기 위해 비이온화된(deionized) 물로 세척하였다. 상기 식각된 표면의 표면 거칠기는 2-4 angstroms (RMS)이었다. 상기 반도체층의 두께는 약 349 nm이었고, 약 11 nm의 균일성 편차를 가지고 있었다. 식각 속도(etching rate)는 64.8 nm/분이었다.
실시예 7
500nm 두께의 실리콘 박리층을 갖는 SioG 구조가 오존화된 HF 용액에 침지되었으며, 약 25℃에서 20분 동안 식각(etched)되었다. 오존(O3)농도는 55~60ppm로 유지되었고, 49 중량% HF는 비이온화(deionized)된 물로 1:100 부피비로 희석되었다. 상기 식각(etching) 용액을 교반하기 위해 메가소닉 교반(megasonic stirring)을 실시하였다. 그 후, 상기 SioG 구조는 상기 식각(etching) 용액으로부터 제거되고, 상기 식각 반응을 종료시키기 위해 비이온화된(deionized) 물로 세척하였다. 상기 식각된 표면의 표면 거칠기는 2-5 angstroms (RMS)이었다. 상기 반도체층의 두께는 약 232 nm이었고, 약 23 nm의 균일성 편차를 가지고 있었다. 식각 속도(etching rate)는 11.5 nm/분이었다.
실시예 8
SioG 공정에서 재사용되는 도너 반도체 웨이퍼를 제조하는 습식 식각(wet etching)공정의 응용가능성(applicability)을 설명하기 위해, 다양한 농도의 KOH 용액 및 산 용액으로 상온에서 실험을 하였다. 3개의 도너 반도체 웨이퍼가 25℃의 비이커에서 25% KOH 용액에 침지되었으며, 초음파 교반을 이용하여 각각 20분, 40분 및 60분 동안 식각(etched)되었다. 그 후, 상기 웨이퍼는 상기 용액으로부터 제거되고, 즉시 DI 웨이퍼(wafer)로 세척되었다. 식각 속도(etching rate)는 50 nm/분이었고, 상기 표면 거칠기는 6-8 angstroms (RMS)이었다. 40분 이상의 식각은 써 큘러 보이드(circular voids)와 같은 표면 결함을 제거할 수 있다.
실시예 9
10%, 35% 및 45%의 농도의 KOH 용액으로, 25℃, 초음파 수조에서 각각 6분 동안 실시예 8번의 실험과 동일하게 하였으며, 동일한 세척과정을 따랐다. 식각 후 표면 거칠기는 6-9 angstroms (RMS)으로 나타났다.
실시예 10
포화된 IPA가 10%, 25%, 35% 및 45% 농도의 KOH 용액에 첨가하여 실시예 8번과 동일하게 실험하였다. 상기 도너 반도체 웨이퍼는 초음파 교반을 이용하여 상기 용액에 6분동안 침지되었다. 상기 웨이퍼는 DI 물로 전과 같이 세척되었다. 식각 후 표면 거칠기가 측정되었고, 이는 모두 6-8 angstroms (RMS)범위 내로 나타났다.
본 발명이 특정 실시예로 여기에 기술하였음에도 불구하고, 이러한 실시예는 단지 본 발명의 법칙 및 적용을 예시하는 것으로 이해되어야 한다. 따라서, 예시적된 실시예에 수많은 변형이 이루어 질 수 있으며, 첨부된 청구범위에 한정된 본 발명의 범위를 벗어나지 않는 한도에서, 다른 변형이 이루어 질 수 있음이 이해되어야 한다.

Claims (28)

  1. 도너 반도체 웨이퍼(donor semiconductor wafer)의 박리층(exfoliation layer)을 만들기 위해, 반도체 웨이퍼의 주입면(implantation surface)을 이온 주입공정(ion implantation process)에 적용(subjecting)시키는 단계; 전기분해를 사용하여 박리층의 주입면과 유리기판을 결합(bonding)시키는 단계; 도너 반도체 웨이퍼로부터 박리층을 분리함으로써, 적어도 하나의 벽개면(cleaved surface)를 노출(exposing)시키는 단계; 및 습식 식각(wet etching) 공정 전후에 수소 어닐링 공정을 적용하지 않고, 하나 이상의 벽개면(cleaved surface)을 약 20-100℃의 온도에서 습식 식각(wet etching)공정에 적용하는(subjecting) 단계를 포함하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  2. 제1항에 있어서, 상기 하나 이상의 벽개면(cleaved surface)은 도너 반도체 웨이퍼의 제1벽개면(a first cleaved surface) 및 상기 박리층의 제2벽개면(a second cleaved surface)을 포함하는 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  3. 제2항에 있어서, 상기 습식 식각(wet etching)공정이 적어도 상기 박리층의 제2벽개면(second cleaved surface)에 적용되는 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  4. 제2항에 있어서, 상기 습식 식각(wet etching)공정은 적어도 도너 반도체 웨이퍼의 제1벽개면(first cleaved surface)에 적용되는 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  5. 제1항에 있어서, 상기 습식 식각(wet etching)공정은 약 20-60℃의 온도에서 수행되는 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  6. 제1항에 있어서, 상기 습식 식각(wet etching)공정은 약 25℃의 온도에서 수행되는 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  7. 제1항에 있어서, 상기 습식 식각(wet etching)공정은 산 용액 및 염기 용액 중 하나에 하나 이상의 벽개면(cleaved surface)을 주입하는 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  8. 제7항에 있어서, 상기 산 용액은 불화수소산(hydrofluoric acid), 질산(nitric acid) 및 아세트산(acetic acid) 중 하나 이상인 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  9. 제7항에 있어서, 상기 용액은 물을 포함하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  10. 제7항에 있어서, 상기 용액은 염기 식각액(etchant)을 포함하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  11. 제10항에 있어서, 상기 염기 식각액(etchant)는 KOH, NH4OH, 테트라메틸 암모늄 하이드록사이드(TMAH)로 이루어진 군에서 선택되는 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  12. 제7항에 있어서, 상기 용액은 첨가제를 포함하는 반도체 온 글래스(semiconductor on glass)구조 형성 방법.
  13. 제12항에 있어서, 상기 첨가제는 이소프로필 알콜, 과산화 수소 및 오존화된 물(ozonated water) 중 하나를 포함하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  14. 제1항에 있어서, 식각(etching) 공정은 하나 이상의 벽개면을 식각 액(etchant)을 함유하는 용액에 교반시키는 것을 포함하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  15. 제14항에 있어서, 상기 교반은 상기 용액의 자기교반(magnetic stirring), 용액 내의 초음파(ultrasonic wave) 전달, 용액 내의 메가소닉 전파(megasonic wave) 전달 및 용액의 스프레이 적용 중 하나 이상의 용액의 교반을 포함하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  16. 제1항에 있어서, 상기 결합시키는(bonding) 단계는 상기 유리 기판 및 상기 도너 반도체 웨이퍼중 하나 이상을 가열하는(heating) 단계; 상기 박리층을 통해 상기 유리 기판을 도너 반도체 웨이퍼와 직,간접적으로 접촉시키는(contacting) 단계; 및 결합을 유도하기 위해, 유리 기판 및 도너 반도체 웨이퍼에 걸쳐 전압 포텐셜(voltage potential)을 적용시키는(applying) 단계를 포함하는 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  17. 제1항에 있어서, 상기 도너 반도체 웨이퍼는 실리콘(Si), 게르마늄으로 도핑된 실리콘(germanium-doped silicon,[SiGe]), 실리콘 카바이드(SiC), 게르마늄(Ge), 갈륨 아세나이드(gallium arsenide,[GaAs]), GaP 및 InP로 이루어진 군에서 선택되는 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  18. 전기분해(electrolysis)를 이용하여 도너 반도체 구조의 표면을 유리 기판에 결합시키는(bonding) 단계; 박리에 의해 유리 기판에 결합된 층을 도너 반도체 구조로부터 분리시킴으로써, 하나 이상의 벽개면(cleaved surface)을 노출시키는(exposing) 단계; 및 습식 식각(wet etching) 공정 전후에 수소 어닐링 공정을 적용하지 않고, 하나 이상의 벽개면(cleaved surface)을 약 20-100℃의 온도에서 습식 식각(wet etching)공정에 적용하는(applying) 단계를 포함하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  19. 제18항에 있어서, 상기 도너 반도체 구조는 실질적으로 단일 결정(single crystal) 도너 반도체 웨이퍼를 포함하며, 상기 분리층은 실질적으로 상기 단일 결정 도너 반도체 웨이퍼 물질로부터 형성되는 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  20. 제18항에 있어서, 상기 도너 반도체 구조는 도너 반도체 웨이퍼 및 상기 도너 반도체 웨이퍼 위에 위치한 에피택시얼(epitaxial) 반도체층으로 포함하며, 상기 분리층은 실질적으로 에피택시얼(epitaxial) 반도체층으로부터 형성되는 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  21. 제18항에 있어서, 상기 하나 이상의 벽개면은 도너 반도체 구조의 제1벽개면 및 상기 분리층의 제2벽개면을 포함하는 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  22. 제21항에 있어서, 상기 습식 식각(wet etching)단계는 적어도 상기 분리층의 제2벽개면에 적용되는 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  23. 제21항에 있어서, 상기 습식 식각(wet etching)단계는 적어도 상기 도너 반도체 구조의 하나 이상의 제1벽개면에 적용되는 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  24. 제18항에 있어서, 상기 분리층 및 상기 도너 반도체 구조 중 하나 이상의 식각된 표면(etched surface)을 연마(polishing)시키는 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  25. 제24항에 있어서, 상기 연마단계는 실리카계 슬러리를 이용하여 식각된(etched) 표면을 버핑(연마)하는 것(buffing)을 포함하는 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  26. 제25항에 있어서, 상기 연마 압력은 약 1 내지 100 psi인 것을 특징으로 하 는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  27. 제25항에 있어서, 상기 연마 플레이튼(platen) 속도는 약 25-1000 rpm인 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
  28. 제25항에 있어서, 상기 연마 공정은 결정론적인(deterministic) 연마 기술인 것을 특징으로 하는 반도체 온 글래스(semiconductor on glass) 구조 형성 방법.
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