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KR100265612B1 - 래치업을 방지한 백바이어스 전압 발생기 - Google Patents

래치업을 방지한 백바이어스 전압 발생기 Download PDF

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KR100265612B1
KR100265612B1 KR1019970081292A KR19970081292A KR100265612B1 KR 100265612 B1 KR100265612 B1 KR 100265612B1 KR 1019970081292 A KR1019970081292 A KR 1019970081292A KR 19970081292 A KR19970081292 A KR 19970081292A KR 100265612 B1 KR100265612 B1 KR 100265612B1
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Abstract

본 발명은 트리플 웰 구조를 갖는 반도체 장치에서 발생하는 래치업을 방지한 백바이어스 전압 발생기에 관한 것이다. 트리플 웰 구조의 백바이어스 전압 발생기를 갖는 본 발명의 반도체 장치는, 전달 트랜지스터의 웰 영역과 상기 전달 트랜지스터의 드레인 단자간의 PN 접합이 턴온되지 않도록 하기 위하여, 네거티브 전압을 발생시켜 상기 전달 트랜지스터의 웰 영역에 네거티브 전압을 인가함으로써 상기 PN 접합이 턴온되는 것을 방지하는 펌핑 수단을 구비한다.

Description

래치업을 방지한 백바이어스 전압 발생기
본 발명은 백바이어스 전압 발생기에 관한 것으로, 특히 트리플 웰 구조를 갖는 반도체 장치에서 발생하는 래치업을 방지한 백바이어스 전압 발생기에 관한 것이다.
반도체 산업은 기술의 발달과 함께 메모리 소자와같은 반도체 장치의 고집적, 고성능을 실현하기 위하여 그 사이즈를 계속 축소시키고 있다. 사이즈의 축소로 인하여, 반도체 장치의 신뢰성과 공급 전력을 감소시키기 위하여 동작 전압도 함께 낮아지고 있다. 그러나, 신뢰성의 보장을 위하여 동작 전압을 낮추었지만 반도체 장치의 성능이 저하되는 것을 방지하기 위하여 트랜지스터의 스레쉬홀드 전압을 함께 낮추기 때문에 서브-스레쉬홀드 누설 전류가 증가하게 되는 문제점이 있다. 특히, 메모리 소자에 있어서, 데이타를 저장하는 셀 어레이 영역과 이 셀 어레이를 제어하기 위한 주변회로 영역의 웰 바이어스를 서로 다르게 하여 그 결과로서 빠른 속도를 요구하는 주변회로 영역은 유효 스레쉬홀드 전압 값을 작게, 서브 스레쉬홀드 누설을 줄여하하는 셀 어레이 영역은 유효 스레쉬홀드 전압 값을 크게하여, 융통성있게 조절할 수 있는 트리플 웰 구조가 회로에 많이 사용되고 있다. 그러나, 트리플 웰 구조는 SCR 구조가 되기 쉬워 래치업이 발생할 소지가 있다.
이하, 도면을 참조하여 이러한 종래의 문제점을 설명하겠다. 도 1 은 트리플 웰 구조를 갖는 메모리 소자의 셀 영역과 주변 영역에서의 래치업을 설명하기 위한 부분 회로 단면도로서, 특히 NMOS 트랜지스터를 전달 트랜지스터로 사용하는 백바이어스 전압 발생기의 펌프 회로의 일부분을 도시한다. 도시된 바와 같이, 트리플 웰 구조에서 NMOS 펌핑 노드에 네거티브 입력 전압이 인가되면 래치업이 발생될 수 있다. 즉, P 웰의 전위가 충분히 낮아지기 전에 펌핑 노드의 전위가 크게 낮아지면 트리플 웰의 베이스 기판으로 부터 형성되는 트랜지스터와 PN 접합 영역이 턴온되어 전체적으로 래치업이 발생하게 된다. 즉, 외부의 전력 승압이 늦어지거나 출력단의 백바이어스가 충분히 낮아지기전에는 전달 트랜지스터의 웰과 전달 트랜지스터의 드레인 사이의 PN 접합이 턴온되는 경우가 있다.
이처럼, 트리플 웰 구조에서는 웰과 웰 사이에 형성되는 기생 효과나 SCR 구조에 의하여 래치업이 발생될 가능성이 있다. 더욱이,전력 승압시에 전압 범프 또는 입력 신호의 오버슈트 또는 언더슈트 등이 초래되는 경우에는 이러한 래치업으로 인하여 반도체 장치의 불량 확률이 높아진다. 특히, 전술한 것처럼, 메모리 소자의 셀 어레이 영역에 위치하는 트랜지스터의 서브-스레쉬홀드 누설 전류를 줄이기 위하여, 전달 트랜지스터의 벌크에 소정의 바이어스를 인가하는 백바이어스 전압 발생기는 전력 승압에 따른 응답 시간이 늦어지면 기판 전류 또는 네거티브 입력 전압으로 트리거되어 래치업이 초래되게 된다.
전술한 문제점을 해결하기 위하여, 본 발명은 트리플 웰 구조를 갖는 반도체 장치에서 발생되는 래치업 현상을 방지할 수 있는 회로를 제공하는 것을 목적으로한다.
또한, 본 발명은 트리플 웰 구조를 갖는 메모리 소자의 백바이어스 전압 발생기에서 발생되는 래치업을 방지할 수 있는 회로를 제공하는 것을 그 목적으로 한다.
도 1 은 트리플 웰 구조를 갖는 메모리 소자의 셀 영역과 주변 영역에서의 래치업을 설명하기 위한 부분 회로 단면도.
도 2 는 본 발명 제 1 실시예에 의한 백바이어스 전압 발생기 회로도.
도 3 는 본 발명 제 1 실시예에 의한 백바이어스 전압 발생기 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
21, 31 : 오실레이터
22, 32 : 백바이어스 전압 발생기 수단
23, 33 : 펌핑 수단
상기한 본 발명의 목적을 달성하기 위해, 본 발명에 따른 트리플 웰 구조를 갖는 반도체 장치의 래치업을 방지하기 위한 백바이어스 전압 발생기는
소정 주기의 클락 신호를 발생시키는 오실레이터와,
상기 오실레이터로부터 출력되는 상기 클락 신호를 수신하여 백바이어스 전압을 발생시키는 백바이어스 전압 발생 수단과,
상기 백바이어스 전압 발생 수단의 벌크 영역에서 초래되는 래치업을 방지하기 위하여 상기 백바이어스 전압 발생 수단의 상기 벌크 영역에 네거티브 전압을 공급하기 위한 펌핑 수단을 구비하는 것을 특징으로하는 한다.
이하에서 본 발명 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 2 은 본 발명에 의한 백바이어스 전압 발생기의 제 1 실시예이다.
도시된 바와같이, 백바이어스 전압 발생기는 소정 주기의 클락 신호를 발생시키는 오실레이터 (21) 와, 상기 오실레이터로부터 출력되는 상기 클락 신호를 수신하여 백바이어스 전압을 발생시키는 백바이어스 전압 발생 수단 (22) 과, 상기 백바이어스 전압 발생 수단의 벌크 영역에서 초래되는 래치업을 방지하기 위하여 상기 백바이어스 전압 발생 수단의 소정 부분에 네거티브 전압을 공급하기 위한 펌핑 수단 (23) 을 구비한다.
이하, 제 1 실시예의 동작을 설명한다.
전력 승압 관련 클램프 회로는 전력 승압시에 공급 전압이 일정 레벨까지 도달하기 까지 소정의 값으로 초기치를 유지하기 위한 회로이다. 백바이어스 전압 발생 수단 (22) 은 공급 전압이 일정 레벨 도달 한 후에 정상적인 동작을 수행하게 된다. 즉, 공급 전압이 일정 수준 이상이 되면, 백바이어스 전압 발생 수단 (22) 은 오실레이터 (21) 로부터의 클락 신호와 전력 승압 관련 클램프 회로로부터의 출력 신호를 NAND 소자를 통하여 수신한다. 소정 시간 동안 연속적으로 클락 신호가 인가되면, 백바이어스 전압 출력 노드 (N4) 는 백바이어스 전압 (Vbb) 을 출력하게 된다. 즉, 펌핑 커패시터 (C21, C22) 의 작용에 의하여 노드 (N1) 는 -Vcc (Vcc : 공급 전압), 노드 (N2) 는 |Vtp| 를 유지하게 되면, 전달 트랜지스터 (NM21) 의 백바이어스 전압 출력 노드 (N4) 는 백바이어스 전압 (Vbb) 을 출력하게 된다. 이때, 펌핑 작업이 완료되기전에는 노드 (N1) 의 전위가 노드 (N4) 의 전위 보다 상대적으로 더 낮은 기간이 존재한다. 이 경우에는, NMOS 트랜지스터인 전달 트랜지스터 (NM21) 의 드레인 (즉, 노드 N1: N+형으로 도핑되어있음) 와 이 전달 트랜지스터가 형성되어 있는 P 형 웰 사이의 PN 접합이 턴온되어 래치업이 초래되는 경우가 있다.
이를 방지하기 위해서 본 실시예는 도시된 바와같이 상기 P 형 웰의 전위를 낮춰줄 수 있는 또 다른 펌핑 수단 (23) 을 구비한다. 도 2 에 도시된 펌핑 수단 (23) 은 오실레이터 (21) 로부터의 클락 신호를 수신하며 그 기본적인 기능은 전술한 백바이어스 전압 발생 수단 (22) 과 큰 차이가 없다. 즉, 즉, 펌핑 커패시터 (C23, C24) 의 작용에 의하여 노드 (N3) 는 -Vcc, 노드 (N5) 는 |Vtp| 를 유지하게 되면, 클락 신호에 의하여 트랜지스터 (NP24) 가 턴온 될 때마다 노드 (N3) 의 네거티브 전위가 노드 (N4) 로 전달된다. 또한, 트랜지스터 (PM23) 를 통하여 전달 트랜지스터 (NM21) 의 P 웰에도 네거티브 전위가 인가된다. 따라서, 전달 트랜지스터 (NM21) 가 형성되는 P 형 웰의 전위는 상대적으로 빨리 낮아지게 된다. 따라서, P 형 웰과 전달 트랜지스터의 드레인 노드 (N1) 간의 PN 접합이 턴온되는 것이 차단되어 래치업이 방지된다.
도 3 은 본 발명에 의한 백바이어스 전압 발생기의 제 2 실시예이다.
제 1 실시예의 경우와 비슷하게, 백바이어스 전압 발생기는 소정 주기의 클락 신호 (OSC1, OSC2)를 발생시키는 오실레이터 (31) 와, 상기 오실레이터로부터 출력되는 상기 클락 신호를 수신하여 백바이어스 전압을 발생시키는 백바이어스 전압 발생 수단 (32) 과, 상기 백바이어스 전압 발생 수단의 벌크 영역에서 초래되는 래치업을 방지하기 위하여 상기 백바이어스 전압 발생 수단의 소정 부분에 네거티브 전압을 공급하기 위한 펌핑 수단 (33) 을 구비한다.
도 3 의 백바이어스 전압 발생 수단 (32) 은 위상이 상이한 2 개의 오실레이터 신호를 수신하여 백바이어스 전압을 출력하기 때문에, 제 1 실시예의 경우보다 펌핑 효율이 향상된다는 장점이 있다. 즉, 제 1 실시예의 백바이어스 전압 발생 수단 (22) 이 1 번의 펌핑 작업을 수행하는 동안에, 제 2 실시예의 백바이어스 전압 발생 수단 (32) 은 2 번의 펌핑 작업을 수행할 수 있다. 그러나, 이 회로 자체로는 여전히 도 2 의 경우와 마찬가지로 래치업이 발생할 가능성이 있다.
래치업을 방지하기 위하여 도 2 의 경우와 유사하게, 백바이어스 접압 출력 노드를 보다 빨리 낮추기 위한 또 다른 펌핑 수단 (33) 을 구비한다.
펌핑 수단 (33) 의 커패시터 (C1) 는 오실레이터의 클락 신호 (OSC1) 에 의하여 펌핑 동작을 수행하고, 커패시터 (C2) 는 오실레이터의 클락 신호 (OSC2) 에 의하여 펌핑 동작을 수행한다. 이때, 각각의 클락 신호 (OSC1, OSC2) 의 위상은 상호 반대이다. 또한, 커패시터 (C3) 는 오실레이터의 클락 신호 (OSC2) 에 의하여 펌핑 동작을 수행하고, 커패시터 (C4) 는 오실레이터의 클락 신호 (OSC1) 에 의하여 펌핑 동작을 수행한다. 커패시터 (C3) 의 펌핑 동작에 의하여 트랜지스터 (P3) 가 턴온되면, 반주기 전에 커패시터 (C1) 에 의하여 -Vcc 정도 낮아져 있던 트랜지스터 (P3) 의 드레인 전위는, 도시된 바와같이, 백바이어스 전압 출력 노드로 전달된다. 마찬가지로, 커패시터 (C4) 의 펌핑 동작에 의하여 트랜지스터 (P4) 가 턴온되면, 반주기 전에 커패시터 (C2) 에 의하여 -Vcc 정도 낮아져 있던 트랜지스터 (P4) 의 소오스 전위는, 도시된 바와같이, 백바이어스 전압 출력 노드로 전달된다.
또한, 커패시터 (C1, C2) 에 의하여 펌핑된 네거티브 전위는 PMOS 트랜지스터 (P1, P2) 를 통하여 트랜지스터 (N1, N2) 의 P 웰 영역에 인가된다. 따라서, NMOS 전달 트랜지스터 (N1, N2) 의 드레인과 상기 P 웰 영역의 PN 접합이 턴온되어 래치업이 초래되던 종래와는 달리 또 다른 펌핑 수단을 이용하는 본 실시예에 있어서는 래치업이 방지된다.
이상에서 설명한 바와같이, 트리플 웰 구조의 백바이어스 전압 발생기를 갖는 본 발명의 반도체 장치는, 전달 트랜지스터의 웰 영역과 상기 전달 트랜지스터의 드레인 단자간의 PN 접합이 턴온되지 않도록 하기 위하여, 네거티브 전압을 발생시켜 상기 전달 트랜지스터의 웰 영역에 네거티브 전압을 인가함으로써 상기 PN 접합이 턴온되는 것을 방지하는 펌핑 수단을 추가로 구비한다.
전술한 본 발명은 백바이어스 전압 발생기 이외에도, 고전압 (Vpp) 발생기 등에도 적용될 수 있다. 즉, 고전압 발생기의 전달 트랜지스터가 PMOS 트랜지스터인 경우에, 이 전달 트랜지스터가 형성된 N 웰과의 사이에 PN 접합이 턴온되지 않도록 하기 위하여, N 웰에 고전압을 인가하는 펌핑 수단을 추가로 구비하는 고전압 발생기를 예상할 수 있다.
상기한 본 발명은 PN 접합의 턴온을 방지하기 위한 모든 회로에 적용하여, 트리플 웰 구조의 반도체 회로에서 초래되는 래치업을 방지할 수 있다.

Claims (3)

  1. 트리플 웰 구조를 갖는 반도체 장치의 래치업을 방지하기 위한 백바이어스 전압 발생기에 있어서,
    소정 주기의 클락 신호를 발생시키는 오실레이터와,
    상기 오실레이터로부터 출력되는 상기 클락 신호를 수신하여 백바이어스 전압을 발생시키는 백바이어스 전압 발생 수단과,
    상기 백바이어스 전압 발생 수단의 출력단 벌크 영역에서 초래되는 래치업을 방지하기 위하여 상기 백바이어스 전압 발생 수단의 상기 벌크 영역에 네거티브 전압을 공급하기 위한 펌핑 수단을 구비하는 것을 특징으로하는 백바이어스 전압 발생기.
  2. 제 1 항에 있어서, 상기 벌크 영역에 공급되는 상기 네거티브 전압은 상기 벌크 영역에 형성되는 PN 접합의 턴온을 방지하기 위하여 공급되는 것을 특징으로하는 백바이어스 전압 발생기.
  3. 제 1 항에 있어서, 상기 오실레이터 위상이 반대인 제 1 및 제 2 클락 신호를 출력하며, 상기 백바이어스 전압 발생 수단은 상기 제 1 및 제 2 클락 신호에 의하여 펌핑되는 것을 특징으로하는 백바이어스 전압 발생기.
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