JPS63292350A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS63292350A JPS63292350A JP62128951A JP12895187A JPS63292350A JP S63292350 A JPS63292350 A JP S63292350A JP 62128951 A JP62128951 A JP 62128951A JP 12895187 A JP12895187 A JP 12895187A JP S63292350 A JPS63292350 A JP S63292350A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processor
- signal
- circuit
- ready signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 55
- 230000005856 abnormality Effects 0.000 claims abstract description 10
- 230000004044 response Effects 0.000 claims description 8
- 230000006870 function Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ回路に関するものである。
従来のメモリ回路を第３図に示し、その動作波形を第４
図に示す、第３図において、プロセッサ１はメモリ２に
データを書き込むときにアドレス信号４０１、データ信
号４ｏｚ、メモリライト信号４０４をそれぞれ出力する
。
図に示す、第３図において、プロセッサ１はメモリ２に
データを書き込むときにアドレス信号４０１、データ信
号４ｏｚ、メモリライト信号４０４をそれぞれ出力する
。
メモリ２はアドレス信号４０１、データ信号４０２、メ
モリライト信号４０４を元にしてデータを記憶できるタ
イミングでレディ信号４０５をプロセッサ１に返し、プ
ロセッサ１はレディ信号４０５によりデータがメモリ２
に書き込めたと理解し、アドレス信号４０１、データ信
号４０２、メモリライト信号４０４の出力を中止する。
モリライト信号４０４を元にしてデータを記憶できるタ
イミングでレディ信号４０５をプロセッサ１に返し、プ
ロセッサ１はレディ信号４０５によりデータがメモリ２
に書き込めたと理解し、アドレス信号４０１、データ信
号４０２、メモリライト信号４０４の出力を中止する。
次にプロセッサ１がメモリ２からデータを読み出す場合
、アドレス信号４０１．メモリリード信号４０３をそれ
ぞれ出力する。
、アドレス信号４０１．メモリリード信号４０３をそれ
ぞれ出力する。
メモリ２はアドレス信号４０１、メモリリード信号４０
３を受けると、少し時間をおいて（メモリのアクセスタ
イムにより違ってくる）、データ信号４０２を出力し、
同時にプロセッサ１にデータが有効であるという意味で
レディ信号４０５を返す。
３を受けると、少し時間をおいて（メモリのアクセスタ
イムにより違ってくる）、データ信号４０２を出力し、
同時にプロセッサ１にデータが有効であるという意味で
レディ信号４０５を返す。
プロセッサ１はレディ信号４０５を受けると、データを
読み込み、同時にアドレス信号４０１、メモリリード信
号４０３の出力をそれぞれ中止する。このようにメモリ
回路においてはあらゆる速度のメモリに対応するため、
プロセッサ１のアクセスに対してメモリ２はレディ信号
を返すことによりプロセッサが次のサイクルを実行する
構成となっている。
読み込み、同時にアドレス信号４０１、メモリリード信
号４０３の出力をそれぞれ中止する。このようにメモリ
回路においてはあらゆる速度のメモリに対応するため、
プロセッサ１のアクセスに対してメモリ２はレディ信号
を返すことによりプロセッサが次のサイクルを実行する
構成となっている。
上述した従来のメモリ回路はプロセッサに対して応答を
出すレディ信号発生部が機能しなくなった場合、レディ
信号が返らないため、プロセッサはアドレス信号、デー
タ信号、メモリアクセス信号（リードまたはライト）を
出力したままとなりバスがロックしてしまうという欠点
を有している。
出すレディ信号発生部が機能しなくなった場合、レディ
信号が返らないため、プロセッサはアドレス信号、デー
タ信号、メモリアクセス信号（リードまたはライト）を
出力したままとなりバスがロックしてしまうという欠点
を有している。
本発明の目的は前記問題点を解消したメモリ回路を提供
することにある。
することにある。
本発明は命令及びデータの読み出し、書き込みを行うプ
ロセッサと、前記プロセッサの書き込むデータを記憶し
、前記プロセッサの読み出し、書き込みに対し応答する
メモリと、前記メモリの異常時に前記メモリのかわりに
前記プロセッサに対し疑似応答を行い、割込みをかける
タイマ回路と。
ロセッサと、前記プロセッサの書き込むデータを記憶し
、前記プロセッサの読み出し、書き込みに対し応答する
メモリと、前記メモリの異常時に前記メモリのかわりに
前記プロセッサに対し疑似応答を行い、割込みをかける
タイマ回路と。
前記タイマ回路にクロックを入力し、前記タイマ回路を
動作させるクロック回路とを有することを特徴とするメ
モリ回路である。
動作させるクロック回路とを有することを特徴とするメ
モリ回路である。
以下、本発明の一実施例を図により説明する。
第１図において１本発明のメモリ回路は命令及びデータ
の読み出し、書き込みを行うプロセッサ１と、前記プロ
セッサの書き込むデータを記憶し、前記プロセッサの読
み出し、書き込みに対し応答を返すメモリ２と、前記メ
モリ２の異常時に前記メモリ２のかわりに前記プロセッ
サ１に疑似応答を返し割込みをかけるタイマ回路４と、
前記タイマ回路４にクロックを入力し、前記タイマ回路
４を動作させるクロック回路３を有している。
の読み出し、書き込みを行うプロセッサ１と、前記プロ
セッサの書き込むデータを記憶し、前記プロセッサの読
み出し、書き込みに対し応答を返すメモリ２と、前記メ
モリ２の異常時に前記メモリ２のかわりに前記プロセッ
サ１に疑似応答を返し割込みをかけるタイマ回路４と、
前記タイマ回路４にクロックを入力し、前記タイマ回路
４を動作させるクロック回路３を有している。
実施例において、プロセッサ１はメモリ２にデータを書
き込むときに、アドレス信号２０１、データ信号２０２
、メモリライト信号２０４を出力する（第２図参照）。
き込むときに、アドレス信号２０１、データ信号２０２
、メモリライト信号２０４を出力する（第２図参照）。
メモリ２はアドレス信号２０１、データ信号２０２、メ
モリライト信号２０４を元にしてデータを記憶できるタ
イミングでレディ信号２０５をプロセッサ１に返し、プ
ロセッサ１はレディ信号２０５によりデータがメモリ２
に書き込めたと理解し、アドレス信号２０１、データ信
号２０２、メモリライト信号２０４の出力を中止する。
モリライト信号２０４を元にしてデータを記憶できるタ
イミングでレディ信号２０５をプロセッサ１に返し、プ
ロセッサ１はレディ信号２０５によりデータがメモリ２
に書き込めたと理解し、アドレス信号２０１、データ信
号２０２、メモリライト信号２０４の出力を中止する。
次にプロセッサ１がメモリ２からデータを読み出す場合
、アドレス信号２０１、メモリリード信号２０３を出力
する（第２図参照）。
、アドレス信号２０１、メモリリード信号２０３を出力
する（第２図参照）。
メモリ２はアドレス信号２０１、メモリリード信号２０
３を受けると、少し時間をおいて（メモリのアクセスタ
イムにより違ってくる）データ信号２０２を出力し、同
時にプロセッサ１にデータが有効であるという意味でレ
ディ信号２０５を返す、プロセッサ１はレディ信号２０
５を受けると、データを読み込み、同時にアドレス信号
２０１．メモリリード信号２０３の出力を中止する。
３を受けると、少し時間をおいて（メモリのアクセスタ
イムにより違ってくる）データ信号２０２を出力し、同
時にプロセッサ１にデータが有効であるという意味でレ
ディ信号２０５を返す、プロセッサ１はレディ信号２０
５を受けると、データを読み込み、同時にアドレス信号
２０１．メモリリード信号２０３の出力を中止する。
このようにメモリ回路においてはあらゆる速度のメモリ
に対応するため、プロセッサのアクセスに対してメモリ
はレディ信号を返すことによりプロセッサ１が次のサイ
クルを実行する構成となっている。
に対応するため、プロセッサのアクセスに対してメモリ
はレディ信号を返すことによりプロセッサ１が次のサイ
クルを実行する構成となっている。
プロセッサ１に対して応答を出すレディ信号発生部が機
能しなくなった場合、レディ信号２０５が出ないため、
アドレス信号２０１、メモリリード信号２０３が出力さ
れたままとなり、クロック発生回路３からのクロック信
号２０７がタイマ回路４に入力される。
能しなくなった場合、レディ信号２０５が出ないため、
アドレス信号２０１、メモリリード信号２０３が出力さ
れたままとなり、クロック発生回路３からのクロック信
号２０７がタイマ回路４に入力される。
規定回数以上のクロックが入力された場合、メモリアク
セス異常とみなし、タイマ回路４から疑似レディ信号２
０６を出力し、本サイクルを終了させる。同時にプロセ
ッサ１に割込みを入力しメモリ異常を通知する。
セス異常とみなし、タイマ回路４から疑似レディ信号２
０６を出力し、本サイクルを終了させる。同時にプロセ
ッサ１に割込みを入力しメモリ異常を通知する。
以上説明したように本発明はメモリのレディ信号発生部
が機能しなくなった場合、疑似レディ信号を出力し、プ
ロセッサに割込みを入力することによりバスをロック状
態から解除し、メモリ異常を通知し、異常処理が実行で
きるという効果がある。
が機能しなくなった場合、疑似レディ信号を出力し、プ
ロセッサに割込みを入力することによりバスをロック状
態から解除し、メモリ異常を通知し、異常処理が実行で
きるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の動作波形図、第３図は従来例を示す回路図、第４図
は従来方式の動作波形図である。
明の動作波形図、第３図は従来例を示す回路図、第４図
は従来方式の動作波形図である。
Claims (1)
- （１）命令及びデータの読み出し、書き込みを行うプロ
セッサと、前記プロセッサの書き込むデータを記憶し、
前記プロセッサの読み出し、書き込みに対し応答するメ
モリと、前記メモリの異常時に前記メモリのかわりに前
記プロセッサに対し疑似応答を行い、割込みをかけるタ
イマ回路と、前記タイマ回路にクロックを入力し、前記
タイマ回路を動作させるクロック回路とを有することを
特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128951A JPS63292350A (ja) | 1987-05-26 | 1987-05-26 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128951A JPS63292350A (ja) | 1987-05-26 | 1987-05-26 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63292350A true JPS63292350A (ja) | 1988-11-29 |
Family
ID=14997443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62128951A Pending JPS63292350A (ja) | 1987-05-26 | 1987-05-26 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63292350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02218632A (ja) * | 1989-02-20 | 1990-08-31 | Hokko Chem Ind Co Ltd | ｐ―またはｍ―ヒドロキシフェニルアルキルアルコールの製造法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59173856A (ja) * | 1983-03-23 | 1984-10-02 | Nec Corp | 監視システム |
-
1987
- 1987-05-26 JP JP62128951A patent/JPS63292350A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59173856A (ja) * | 1983-03-23 | 1984-10-02 | Nec Corp | 監視システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02218632A (ja) * | 1989-02-20 | 1990-08-31 | Hokko Chem Ind Co Ltd | ｐ―またはｍ―ヒドロキシフェニルアルキルアルコールの製造法 |
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