JPS63263743A - 薄膜トランジスタアレイおよびその製法 - Google Patents
薄膜トランジスタアレイおよびその製法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、液晶表示素子をアクティブマトリックス駆
ａするための薄膜トランジスタ（以下、ＴＰＴと略称す
る。）アレイであって、液晶表示素子の１画素に対して
２個の−ｒＦＴを並列に設置ノた１画素２ＴＦＴ構成の
ＴＰＴ−アレイおよびこれを製造する方法に関する。
ａするための薄膜トランジスタ（以下、ＴＰＴと略称す
る。）アレイであって、液晶表示素子の１画素に対して
２個の−ｒＦＴを並列に設置ノた１画素２ＴＦＴ構成の
ＴＰＴ−アレイおよびこれを製造する方法に関する。
１画素２ Ｔ Ｐ Ｔ構成の−ｒ Ｆ Ｔアレイとして
は、例えば第５図Ｊ−３Ｊ：び第６図に示すように、ガ
ラス基板１」二にモリブデンなどからなるゲートバス２
およびソースバス３が多数互に直交するように設けられ
、これらゲートバス２とソースバス３とが交７Ｊるクロ
スオーバー部４では、ゲートバス２の上にソースバス３
が走り、第６図に示すようにこれら二つのバス２，３が
導通しくｋいように絶縁膜５がゲートバス２とソースバ
ス３との間に設けられている。この例での絶縁膜５は、
２層構造を有し、ゲートバス２上に窒化ケイ素からなる
第１絶縁膜６が設けられ、この第１絶縁躾６上にＴＰＴ
７の半導体膜を形成する際に同時に形成された水素化ア
モルファスシリコンからなる第２絶縁膜８が設けられて
いる。また、ソースバス３を含む基板１上には全面にわ
たって窒化ケイ素などからなるバッジベージコン膜９が
設りられている。
は、例えば第５図Ｊ−３Ｊ：び第６図に示すように、ガ
ラス基板１」二にモリブデンなどからなるゲートバス２
およびソースバス３が多数互に直交するように設けられ
、これらゲートバス２とソースバス３とが交７Ｊるクロ
スオーバー部４では、ゲートバス２の上にソースバス３
が走り、第６図に示すようにこれら二つのバス２，３が
導通しくｋいように絶縁膜５がゲートバス２とソースバ
ス３との間に設けられている。この例での絶縁膜５は、
２層構造を有し、ゲートバス２上に窒化ケイ素からなる
第１絶縁膜６が設けられ、この第１絶縁躾６上にＴＰＴ
７の半導体膜を形成する際に同時に形成された水素化ア
モルファスシリコンからなる第２絶縁膜８が設けられて
いる。また、ソースバス３を含む基板１上には全面にわ
たって窒化ケイ素などからなるバッジベージコン膜９が
設りられている。
また、第５図に示すようにクロスオーバー部４句近のゲ
ートバス２から１本のゲートライン１０が分岐し、同じ
くソースバス３から２本のソースライン１１．１１が分
岐し、クロスオーバー部４付近に設置ノられた２個１紺
のＴ Ｆ Ｔ ７の共通グー１−電極および２つのソー
ス電極にそれぞれ接続されている。このＴＰＴ７は、そ
の各Ｔ Ｆ Ｔ部７ａ。
ートバス２から１本のゲートライン１０が分岐し、同じ
くソースバス３から２本のソースライン１１．１１が分
岐し、クロスオーバー部４付近に設置ノられた２個１紺
のＴ Ｆ Ｔ ７の共通グー１−電極および２つのソー
ス電極にそれぞれ接続されている。このＴＰＴ７は、そ
の各Ｔ Ｆ Ｔ部７ａ。
７ｂがそれぞれソースバス３、グーミルバス２ ｄ３よ
び画素電極１２に対して並列に設けられてａ３す、１つ
の共通ゲート電極、２つのソース電極、２つのドレイン
電極および１つの共通の半導体膜を右し、いずれか一方
もしくは両方のｒＦＴ部７Ｆ１゜７ｂが液晶表示素子の
１つの画素を駆動１Ｊるにうになっている。また、この
ＴＰＴ７は、しリブデンなどからなる共通グー１〜電極
上に窒化ケイ″Ａなどからなり上記第１絶縁膜６形成時
に形成されたゲート絶縁膜を設置ノ、このゲート絶縁股
上に水素化アモルファスシリコンからなる共通の半導体
膜を段り、さらにこの半導体膜上にアルミニウムなどか
らなりソースバス３と同時に形成された２個のソース電
極および２個のドレイン電極を設け、さらにバッジベー
ジコン膜９を設けたうえに半導体膜を覆うようにアルミ
ニウムなどからなるライトシールド１３を設けることに
より作られる。
び画素電極１２に対して並列に設けられてａ３す、１つ
の共通ゲート電極、２つのソース電極、２つのドレイン
電極および１つの共通の半導体膜を右し、いずれか一方
もしくは両方のｒＦＴ部７Ｆ１゜７ｂが液晶表示素子の
１つの画素を駆動１Ｊるにうになっている。また、この
ＴＰＴ７は、しリブデンなどからなる共通グー１〜電極
上に窒化ケイ″Ａなどからなり上記第１絶縁膜６形成時
に形成されたゲート絶縁膜を設置ノ、このゲート絶縁股
上に水素化アモルファスシリコンからなる共通の半導体
膜を段り、さらにこの半導体膜上にアルミニウムなどか
らなりソースバス３と同時に形成された２個のソース電
極および２個のドレイン電極を設け、さらにバッジベー
ジコン膜９を設けたうえに半導体膜を覆うようにアルミ
ニウムなどからなるライトシールド１３を設けることに
より作られる。
このよう／； １− Ｆ Ｔアレイでは、その製造プロ
セス中の種々の要因によって短絡欠陥が不可避的に発生
する。この短絡欠陥には、ソースバス３とゲートバス２
とのクロスオーバー部４での短絡、ＴＦ １−のゲート
電極とソース電極との短絡等がある。
セス中の種々の要因によって短絡欠陥が不可避的に発生
する。この短絡欠陥には、ソースバス３とゲートバス２
とのクロスオーバー部４での短絡、ＴＦ １−のゲート
電極とソース電極との短絡等がある。
このような短絡欠陥は液晶表示素子としたときの線欠陥
もしくは点欠陥となって表われ、表示特性を低下さける
ことになる。
もしくは点欠陥となって表われ、表示特性を低下さける
ことになる。
このため、従来よりこのような短絡欠陥を修復し、液晶
表示素子での線欠陥もしくは点欠陥の発生を防止する方
法がとられている。
表示素子での線欠陥もしくは点欠陥の発生を防止する方
法がとられている。
以下に、この短絡欠陥の修復方法の一例を第５図および
第６図によって説明する。まず、パッシベーション膜９
を形成する前の状態において、ゲートバス２の一方の端
子Ｇ１とソースバス３の一方の端子Ｓ１との間の絶縁検
査を行い、ゲートバス２とソースバス３との間の短絡の
有無を検出り−る。これで短絡が認められると、ソース
バス３の２つのソースライン１１の分岐点の中間の■の
位置でソースバス３をレーザトリミングして切断する。
第６図によって説明する。まず、パッシベーション膜９
を形成する前の状態において、ゲートバス２の一方の端
子Ｇ１とソースバス３の一方の端子Ｓ１との間の絶縁検
査を行い、ゲートバス２とソースバス３との間の短絡の
有無を検出り−る。これで短絡が認められると、ソース
バス３の２つのソースライン１１の分岐点の中間の■の
位置でソースバス３をレーザトリミングして切断する。
レーザトリミングは通常ＹへＧレーＩ７’を使用して行
われる。ついで、ゲートバス２の端子Ｇ１とソースバス
３の端子Ｓ１での絶縁検査を再び行い、これが導通する
とソースバス３のり［１スオ一バ一部４とソースライン
１１の分岐点との間の■の位置でソースバス３をトリミ
ングして切断する。
われる。ついで、ゲートバス２の端子Ｇ１とソースバス
３の端子Ｓ１での絶縁検査を再び行い、これが導通する
とソースバス３のり［１スオ一バ一部４とソースライン
１１の分岐点との間の■の位置でソースバス３をトリミ
ングして切断する。
これで短絡がＴＰＴ７のＡ点で生じていた場合は、この
短絡はソースバス３から切り離される。さらに端子Ｇ１
と粒子Ｓ１とで絶縁検査を行い、導通状態であれば、ソ
ースバス３のクロスオーバー部の端子Ｓ１寄りの位置■
を切断する。これで短絡がり［１スＡ−バ一部４の８点
で生じていた場合は、この短絡は、ソースバス３から切
り頗される。グーミルバス２の端子Ｇ１どソースバス３
の端子＄１との２麿目の絶縁検査で非導通であると、つ
づいてゲートバス２の端子Ｇ１とソースバス３の他方の
端子Ｓ２との間の絶縁検査を行う。これで、端子Ｇ１と
端子Ｓ２とが導通すると、ＴＦＴ７の０点で短絡してい
ることが判明し、この時はソースバス３のソースライン
１１の分岐点の端子８２１つの■の位置でソースバス３
を切断する。
短絡はソースバス３から切り離される。さらに端子Ｇ１
と粒子Ｓ１とで絶縁検査を行い、導通状態であれば、ソ
ースバス３のクロスオーバー部の端子Ｓ１寄りの位置■
を切断する。これで短絡がり［１スＡ−バ一部４の８点
で生じていた場合は、この短絡は、ソースバス３から切
り頗される。グーミルバス２の端子Ｇ１どソースバス３
の端子＄１との２麿目の絶縁検査で非導通であると、つ
づいてゲートバス２の端子Ｇ１とソースバス３の他方の
端子Ｓ２との間の絶縁検査を行う。これで、端子Ｇ１と
端子Ｓ２とが導通すると、ＴＦＴ７の０点で短絡してい
ることが判明し、この時はソースバス３のソースライン
１１の分岐点の端子８２１つの■の位置でソースバス３
を切断する。
かくして、■、■、■の３箇所の短絡欠陥は、その短絡
箇所の両側のソースバス３から完全に切り−１される。
箇所の両側のソースバス３から完全に切り−１される。
液晶駆動時にソースバス３の両端子Ｓ１’、Ｓ２から給
電すれば、Ｔ Ｆ Ｔ ７の両方のＴＥＴ部７ａ、７ｂ
が同１５に０．０点で短絡り゛ることはほとんど４１い
ので、いずれか一方のＴ Ｆ Ｔ部７ａまた【ま７ｂが
動作し、点欠陥となることはない。
電すれば、Ｔ Ｆ Ｔ ７の両方のＴＥＴ部７ａ、７ｂ
が同１５に０．０点で短絡り゛ることはほとんど４１い
ので、いずれか一方のＴ Ｆ Ｔ部７ａまた【ま７ｂが
動作し、点欠陥となることはない。
以上のようにして、短絡欠陥をａ復したのち、１、（板
１全面にバッジベージコン膜９を形成し、ざらにＴＦＴ
７のライトシールド１２を形成したのち、）；（板１は
次工程の液晶注入工程に送られる。
１全面にバッジベージコン膜９を形成し、ざらにＴＦＴ
７のライトシールド１２を形成したのち、）；（板１は
次工程の液晶注入工程に送られる。
しかしながら、このような短絡欠陥柊復方法によるど、
液晶駆動時にソースバスの両９ｉ；子から給７１１ねば
ならないので、端子数がソースバス数の２（８必要と＜
７つ、各端子間が接近し、端子間短絡の恐れがある。
液晶駆動時にソースバスの両９ｉ；子から給７１１ねば
ならないので、端子数がソースバス数の２（８必要と＜
７つ、各端子間が接近し、端子間短絡の恐れがある。
また、１つのソースバスのクロスオーバー部において２
箇所以上の短絡があると、短絡位置と短絡位置との間に
あるＴ Ｐ Ｔには給電されなくなり、短絡位置が相Ｈ
に離れていると液晶表示素子としたときに点欠陥が連続
して線欠陥に近い状態になりかねない問題がある。
箇所以上の短絡があると、短絡位置と短絡位置との間に
あるＴ Ｐ Ｔには給電されなくなり、短絡位置が相Ｈ
に離れていると液晶表示素子としたときに点欠陥が連続
して線欠陥に近い状態になりかねない問題がある。
この発明では、短絡欠陥筒所の両側のソースバスまたは
ゲートバスをレーザトリミングして短絡箇所をソースバ
スまたはゲー！−バスから切り離したのち、パッシベー
ション膜を形成し、ついで切断されたソースバスまたは
ゲートバスを導通り°る補助バスを形成することを解決
手段とした。
ゲートバスをレーザトリミングして短絡箇所をソースバ
スまたはゲー！−バスから切り離したのち、パッシベー
ション膜を形成し、ついで切断されたソースバスまたは
ゲートバスを導通り°る補助バスを形成することを解決
手段とした。
これにより、切断されたソースバスまたはゲートバスが
補助バスで導通されるので、給電はいずれ一方の片側の
端Ｔから行えばよく、また１つのソースバスまたはゲー
トバスのクロスオーバー部にＪ３いて２箇所以上の短絡
があっても、短絡箇所間にあるＴＦＴに給゛市ぐぎる。
補助バスで導通されるので、給電はいずれ一方の片側の
端Ｔから行えばよく、また１つのソースバスまたはゲー
トバスのクロスオーバー部にＪ３いて２箇所以上の短絡
があっても、短絡箇所間にあるＴＦＴに給゛市ぐぎる。
また、補助バスをＴ Ｐ Ｔのライトシールドの形成と
同時に行えば、全プロセス数が増加することがない。
同時に行えば、全プロセス数が増加することがない。
第１図１３よび第２図は、この発明のＴＦＴアレイの第
１の例を示すものである。この例のＴＦＴアレイが、第
５図おＪ：び第６図に示したものと異なるところは、パ
ッジベージ」ン膜９上に、レープトリミングされたソー
スバス３を導通する補助バス１５を形成した点にある。
１の例を示すものである。この例のＴＦＴアレイが、第
５図おＪ：び第６図に示したものと異なるところは、パ
ッジベージ」ン膜９上に、レープトリミングされたソー
スバス３を導通する補助バス１５を形成した点にある。
すなわち、フ、ｕ絡欠陥の、■、■をソースバス３の位
１ｄ■、■、■、■の各点でレーザトリミングして切り
離し、ついで基板１全面にシリカ（ＳｉＯ２）などから
なるパッシベーション膜９を形成する。この際、第１図
および第２図に示すように、ソースバス３の切断位置■
および■の外側の端子寄りの位置に、ソースバス３の一
部が露出するコンタクトホール１４，１４を形成してお
く。ついで、パッシベーション膜９上にＴＦＴ７の半導
体膜を覆うアルミニウムなどからなるライトシールド１
２を形成Ｊることになるが、このライトシールド１２形
成と同時にソースバス３に沿ってこれに平行に走る帯状
の補助バス１５を形成する。この補助バス１５は、それ
ぞれのコンタクトホール１４．１４で下層のソースバス
３と電気的に接続されており、切断されたソースバス３
は、この補助バス１５ぐづぺて接続されることにイ【る
。補助バス１５は、切断されたソースバス３を接続１Ｊ
るに足りる良さであれば十分（゛あるが、必要に応じコ
ンタクトホール１４を多数設けて、両側端子にとどくま
でのものとしてもよい。
１ｄ■、■、■、■の各点でレーザトリミングして切り
離し、ついで基板１全面にシリカ（ＳｉＯ２）などから
なるパッシベーション膜９を形成する。この際、第１図
および第２図に示すように、ソースバス３の切断位置■
および■の外側の端子寄りの位置に、ソースバス３の一
部が露出するコンタクトホール１４，１４を形成してお
く。ついで、パッシベーション膜９上にＴＦＴ７の半導
体膜を覆うアルミニウムなどからなるライトシールド１
２を形成Ｊることになるが、このライトシールド１２形
成と同時にソースバス３に沿ってこれに平行に走る帯状
の補助バス１５を形成する。この補助バス１５は、それ
ぞれのコンタクトホール１４．１４で下層のソースバス
３と電気的に接続されており、切断されたソースバス３
は、この補助バス１５ぐづぺて接続されることにイ【る
。補助バス１５は、切断されたソースバス３を接続１Ｊ
るに足りる良さであれば十分（゛あるが、必要に応じコ
ンタクトホール１４を多数設けて、両側端子にとどくま
でのものとしてもよい。
このようにして製造されたＴＦＴアレイでは、ソースバ
ス３がレーザトリミングで・切断されても補助バスによ
り、短絡箇所が存在しない部分のソースバス３は互いに
導通状態となる。このため、ソースバス３への給電は一
方の端子からでよく、端子数を半減でき、例えば第５３
図に示すようにソースバス３・・・の給電端子１６・・
・をバス３のハ側端部のみとし、他方の端部は絶縁検査
用の小さなバラド１７・・・とじこのソースバス３・・
・を交互に多数並べる形態をとることができるようにな
り、１つの給電端子を大型化でき、かつ端子間隔も広く
とることができる。
ス３がレーザトリミングで・切断されても補助バスによ
り、短絡箇所が存在しない部分のソースバス３は互いに
導通状態となる。このため、ソースバス３への給電は一
方の端子からでよく、端子数を半減でき、例えば第５３
図に示すようにソースバス３・・・の給電端子１６・・
・をバス３のハ側端部のみとし、他方の端部は絶縁検査
用の小さなバラド１７・・・とじこのソースバス３・・
・を交互に多数並べる形態をとることができるようにな
り、１つの給電端子を大型化でき、かつ端子間隔も広く
とることができる。
また、１つのソースバス３に２箇所以上の短絡があって
ら、短絡箇所間のＴＰＴにも給電できるので、点欠陥数
が減少し、歩留りが向−卜する。
ら、短絡箇所間のＴＰＴにも給電できるので、点欠陥数
が減少し、歩留りが向−卜する。
第４図は、この発明のＴＦＴアレイの第２の例を示寸も
ので、短絡欠陥の修復をゲートバス２のトリミングで行
うものひある。
ので、短絡欠陥の修復をゲートバス２のトリミングで行
うものひある。
この例でのＴ Ｐ Ｔは、クロスオーバー部４付近のゲ
ートバス２をそのまま共通ゲート電極とし、この土にゲ
ート絶縁膜、半導体膜および２個のソース電極と２個の
ドレイン電極とを形成したもので、ソースバス３のクロ
スオーバー部４の端子Ｓ１よりの位置よりソースライン
１１を分岐した型式のものである。この例でも、ゲート
バス２の切断部よりも端子寄りの位置にそれぞれコンタ
クトホール１４．１４を設け、パッシベーション膜９上
にゲートバス２に沿って平行に走る帯状の補助バス１５
を設ｃノで、切断したゲートバス２をこの補助バス１５
で接続している。
ートバス２をそのまま共通ゲート電極とし、この土にゲ
ート絶縁膜、半導体膜および２個のソース電極と２個の
ドレイン電極とを形成したもので、ソースバス３のクロ
スオーバー部４の端子Ｓ１よりの位置よりソースライン
１１を分岐した型式のものである。この例でも、ゲート
バス２の切断部よりも端子寄りの位置にそれぞれコンタ
クトホール１４．１４を設け、パッシベーション膜９上
にゲートバス２に沿って平行に走る帯状の補助バス１５
を設ｃノで、切断したゲートバス２をこの補助バス１５
で接続している。
４νお、本発明では、ソースバス上にゲートバスを交差
させ、Ｔ Ｐ Ｔのソース電極およびドレイン電極とゲ
ー＋−７１ｆ極との積層構造を逆転さｌｊた類スタガー
構造のＴＦＴアレイにあっても、同様に適ＩＩＩ ｒｉ
ｒ能であり、ソースバスをトリミングするしのではソー
スバス上にこれに平行に補助バスを形成し、ゲートバス
をトリミングするものではゲートバス」−に補助バスを
形成すればよい。
させ、Ｔ Ｐ Ｔのソース電極およびドレイン電極とゲ
ー＋−７１ｆ極との積層構造を逆転さｌｊた類スタガー
構造のＴＦＴアレイにあっても、同様に適ＩＩＩ ｒｉ
ｒ能であり、ソースバスをトリミングするしのではソー
スバス上にこれに平行に補助バスを形成し、ゲートバス
をトリミングするものではゲートバス」−に補助バスを
形成すればよい。
以上説明したように、この発明のＴＦＴアレイとぞの製
法は、短絡箇所の両側のソースバスまたはゲートバスを
レーザトリミングして短絡箇所をソースバスまたはゲー
トバスから切り離し、この切断されたソースバスあるい
はゲートバスを導通する補助バスを形成したものである
ので、ソースバスあるいはゲートバスの給電端子を片側
だ【プに設ければよく、したがって端子数を半減でき、
大型の端子とすることができ、かつ端子間の間隔も広く
することができるので、端子間短絡も減少する。また、
１つのソースバスあるいはゲートバスに２つ以上の短絡
箇所があっても、短絡箇所間にあるＴ Ｐ Ｔには給電
できるので、不動作ＴＰＴが減少し、歩留りが向上する
。
法は、短絡箇所の両側のソースバスまたはゲートバスを
レーザトリミングして短絡箇所をソースバスまたはゲー
トバスから切り離し、この切断されたソースバスあるい
はゲートバスを導通する補助バスを形成したものである
ので、ソースバスあるいはゲートバスの給電端子を片側
だ【プに設ければよく、したがって端子数を半減でき、
大型の端子とすることができ、かつ端子間の間隔も広く
することができるので、端子間短絡も減少する。また、
１つのソースバスあるいはゲートバスに２つ以上の短絡
箇所があっても、短絡箇所間にあるＴ Ｐ Ｔには給電
できるので、不動作ＴＰＴが減少し、歩留りが向上する
。
第１図ないし第３図は、この発明のＴＦＴアレイの第１
の例を示すしので、第１図は平面図、第２図は第１図の
ＩＩ −Ｉｆ線断面図、第３図は給電端子の形態を模式
的に示した平面図、第４図はこの発明のＴＦＴアレイの
第２の例を示す平面図、第５図および第６図は従来のＴ
ＦＴアレイを示すもので、第５図は平面図、第６図は第
５図のＶｌ −Ｖｌ線断面図である。 １・・・・・・ガラス基板、 ２・・・・・・ゲートバス、 ３・・・・・・ソースバス、 ４・・・・・・クロスオーバー部、 ７・・・・・・］−）二Ｔ、 ９・・・・・・バッジベージ三１ンＩＰＪ ％１４・・
・・・・コンタクトボール、 １５・・・・・・補助バス。 出願人 アルプス電気株式会社 第１図 第２図 第３図 第４図 第６図 手続補正書（師）（２） 昭和６２年７月１日
の例を示すしので、第１図は平面図、第２図は第１図の
ＩＩ −Ｉｆ線断面図、第３図は給電端子の形態を模式
的に示した平面図、第４図はこの発明のＴＦＴアレイの
第２の例を示す平面図、第５図および第６図は従来のＴ
ＦＴアレイを示すもので、第５図は平面図、第６図は第
５図のＶｌ −Ｖｌ線断面図である。 １・・・・・・ガラス基板、 ２・・・・・・ゲートバス、 ３・・・・・・ソースバス、 ４・・・・・・クロスオーバー部、 ７・・・・・・］−）二Ｔ、 ９・・・・・・バッジベージ三１ンＩＰＪ ％１４・・
・・・・コンタクトボール、 １５・・・・・・補助バス。 出願人 アルプス電気株式会社 第１図 第２図 第３図 第４図 第６図 手続補正書（師）（２） 昭和６２年７月１日
Claims (3)
- （１）基板上に複数のゲートバスとソースバスとが互い
にクロスオーバー部において交差するように形成され、
このクロスオーバー部近傍の基板上に上記ゲートバスお
よびソースバスに接続されて動作する複数の薄膜トラン
ジスタが液晶素子の１画素に対して２個並列に形成され
た薄膜トランジスタアレイにおいて、レーザトリミング
されて短絡箇所が切り離されたゲートバスまたはソース
バス上にこのゲートバスまたはソースバスを導通する補
助バスが形成されたことを特徴とする薄膜トランジスタ
アレイ。 - （２）基板上に複数のゲートバスとソースバスとを互い
にクロスオーバー部において交差するように形成し、こ
のクロスオーバー部近傍の基板上に上記ゲートバスおよ
びソースバスに接続されて動作する複数の薄膜トランジ
スタを液晶素子の１画素に対して２個並列に形成したの
ち、ゲートバス・ソースバス間の短絡を検出し、短絡箇
所の両側のゲートバスまたはソースバスをレーザトリミ
ングして短絡箇所をゲートバスまたはソースバスから切
り離したのち、パッシベーション膜を形成し、ついで上
記レーザトリミングで切断されたゲートバスまたはソー
スバスを導通する補助バスを形成することを特徴とする
薄膜トランジスタアレイの製法。 - （３）上記補助バスを薄膜トランジスタのライトシール
ドの形成時に同時に形成することを特徴とする特許請求
の範囲第２項記載の薄膜トランジスタアレイの製法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099175A JPS63263743A (ja) | 1987-04-22 | 1987-04-22 | 薄膜トランジスタアレイおよびその製法 |
| US07/173,751 US4894690A (en) | 1987-04-22 | 1988-03-25 | Thin film transistor array incorporating a shorted circuit bypass technique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099175A JPS63263743A (ja) | 1987-04-22 | 1987-04-22 | 薄膜トランジスタアレイおよびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63263743A true JPS63263743A (ja) | 1988-10-31 |
Family
ID=14240313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62099175A Pending JPS63263743A (ja) | 1987-04-22 | 1987-04-22 | 薄膜トランジスタアレイおよびその製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4894690A (ja) |
| JP (1) | JPS63263743A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04338728A (ja) * | 1991-05-15 | 1992-11-26 | Sharp Corp | アクティブマトリクス基板 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0236629B1 (en) * | 1986-03-06 | 1994-05-18 | Kabushiki Kaisha Toshiba | Driving circuit of a liquid crystal display device |
| US4960719A (en) * | 1988-02-04 | 1990-10-02 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
| GB2220792B (en) * | 1988-07-13 | 1991-12-18 | Seikosha Kk | Silicon thin film transistor and method for producing the same |
| JPH0276321A (ja) * | 1988-09-12 | 1990-03-15 | Fuji Xerox Co Ltd | 薄膜トランジスタアレイ |
| JP2834756B2 (ja) * | 1989-01-18 | 1998-12-14 | シャープ株式会社 | 表示電極基板 |
| US4990460A (en) * | 1989-01-27 | 1991-02-05 | Nec Corporation | Fabrication method for thin film field effect transistor array suitable for liquid crystal display |
| US5062690A (en) * | 1989-06-30 | 1991-11-05 | General Electric Company | Liquid crystal display with redundant FETS and redundant crossovers connected by laser-fusible links |
| JP2514731B2 (ja) * | 1990-02-05 | 1996-07-10 | シャープ株式会社 | アクティブマトリクス表示装置 |
| JPH0830825B2 (ja) * | 1990-04-20 | 1996-03-27 | シャープ株式会社 | アクティブマトリクス表示装置 |
| JP3024661B2 (ja) * | 1990-11-09 | 2000-03-21 | セイコーエプソン株式会社 | アクティブマトリクス基板及びその製造方法 |
| JPH055898A (ja) * | 1991-06-27 | 1993-01-14 | Casio Comput Co Ltd | 薄膜素子形成パネル |
| US5728592A (en) * | 1992-10-09 | 1998-03-17 | Fujitsu Ltd. | Method for fabricating a thin film transistor matrix device |
| JPH07146481A (ja) * | 1993-11-25 | 1995-06-06 | Hitachi Ltd | 液晶表示基板 |
| JP3072707B2 (ja) * | 1995-10-31 | 2000-08-07 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | 液晶表示装置及びその製造方法 |
| US5808317A (en) * | 1996-07-24 | 1998-09-15 | International Business Machines Corporation | Split-gate, horizontally redundant, and self-aligned thin film transistors |
| JP4674926B2 (ja) * | 1999-02-12 | 2011-04-20 | エーユー オプトロニクス コーポレイション | 液晶ディスプレイパネル及びその製造方法 |
| CN101447493B (zh) * | 2005-05-23 | 2012-05-30 | 夏普株式会社 | 有源矩阵衬底、显示装置以及像素缺陷修正方法 |
| TWI260693B (en) * | 2005-08-10 | 2006-08-21 | Chunghwa Picture Tubes Ltd | Thin film transistor array substrate and method for repairing the same |
| US7265386B2 (en) | 2005-08-29 | 2007-09-04 | Chunghwa Picture Tubes, Ltd. | Thin film transistor array substrate and method for repairing the same |
| KR100986845B1 (ko) * | 2008-08-14 | 2010-10-08 | 삼성모바일디스플레이주식회사 | 유기전계발광 표시장치의 배선수리구조 및 그 수리방법 |
| CN103311220B (zh) * | 2013-06-27 | 2015-12-23 | 深圳市华星光电技术有限公司 | 一种线路修补结构及修补方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3173506D1 (en) * | 1980-09-22 | 1986-02-27 | Toshiba Kk | Semiconductor device and its manufacture |
| WO1986002489A1 (fr) * | 1984-10-17 | 1986-04-24 | L'ETAT FRANCAIS représenté par LE MINISTRE DES PTT | Procede de fabrication de circuits electroniques a base de transistors en couches minces et de condensateurs |
| JPS61214461A (ja) * | 1985-03-19 | 1986-09-24 | Canon Inc | 薄膜トランジスタアレイを有する半導体装置 |
| JPS62143469A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | 薄膜トランジスタ |
| JPH06129820A (ja) * | 1992-03-27 | 1994-05-13 | Mitsubishi Heavy Ind Ltd | 三次元形状認識装置 |
-
1987
- 1987-04-22 JP JP62099175A patent/JPS63263743A/ja active Pending
-
1988
- 1988-03-25 US US07/173,751 patent/US4894690A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04338728A (ja) * | 1991-05-15 | 1992-11-26 | Sharp Corp | アクティブマトリクス基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4894690A (en) | 1990-01-16 |
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