JPS63231514A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS63231514A JPS63231514A JP62066853A JP6685387A JPS63231514A JP S63231514 A JPS63231514 A JP S63231514A JP 62066853 A JP62066853 A JP 62066853A JP 6685387 A JP6685387 A JP 6685387A JP S63231514 A JPS63231514 A JP S63231514A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- load
- current
- power source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路に関し、特に負荷に印加され
る電圧を制限する電圧クランプ回路に関するものである
。
る電圧を制限する電圧クランプ回路に関するものである
。
第２図は従来の電圧クランプ回路であり、図において、
１は電圧源、３は負荷６に電流を供給する出力ＮＰＮ
）ランジスタ、２は負荷６へ流す電流量を決める抵抗、
４．５は上記出力ＮＰＮ Ｉ−ランジスタ３のベース電
位をクランプするツェナーダイオード及びコレクタ、ベ
ース間を短絡したＮＰＮ）ランジスタである。
１は電圧源、３は負荷６に電流を供給する出力ＮＰＮ
）ランジスタ、２は負荷６へ流す電流量を決める抵抗、
４．５は上記出力ＮＰＮ Ｉ−ランジスタ３のベース電
位をクランプするツェナーダイオード及びコレクタ、ベ
ース間を短絡したＮＰＮ）ランジスタである。
次に動作について説明する。ツェナーダイオード４のブ
レークダウン電圧を■４、トランジスタ３．５のベース
・エミッタ間電圧をＶ、、Ｖ、とすると、電圧源１の電
圧■、がＶ、＞Ｖ４＋Ｖ５の時、負荷に加わる電圧はＶ
４ 、＋Ｖｓ−Ｖ３にクランプされる。
レークダウン電圧を■４、トランジスタ３．５のベース
・エミッタ間電圧をＶ、、Ｖ、とすると、電圧源１の電
圧■、がＶ、＞Ｖ４＋Ｖ５の時、負荷に加わる電圧はＶ
４ 、＋Ｖｓ−Ｖ３にクランプされる。
一方、Ｖｌ ＜Ｖ４−ｔｌ／、の時、負荷６の負荷電流
を■し、トランジスタ３の電流利得をｈ ｆａｎ、その
ベース・コレクタ間抵抗をＲｂｃとすると、負荷に加わ
る電圧は、 ているので、電源電圧がクランプ電圧以下になった時、
負荷６に印加される電圧は、トランジスタの和電圧骨さ
らに電源電圧より低くなるという問題があった。
を■し、トランジスタ３の電流利得をｈ ｆａｎ、その
ベース・コレクタ間抵抗をＲｂｃとすると、負荷に加わ
る電圧は、 ているので、電源電圧がクランプ電圧以下になった時、
負荷６に印加される電圧は、トランジスタの和電圧骨さ
らに電源電圧より低くなるという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、電源電圧がクランプ電圧以下になった場合に
、負荷への印加電圧がさらに電源電圧より低くなるのを
軽減することができる半導体集積回路を得ることを目的
とする。
たもので、電源電圧がクランプ電圧以下になった場合に
、負荷への印加電圧がさらに電源電圧より低くなるのを
軽減することができる半導体集積回路を得ることを目的
とする。
この発明に係る電圧クランプ回路は、電源と負荷の間に
接続された出力ＮＰＮ Ｉ−ランジスタと並列に飽和型
のＰＮＰ ）ランジスタを接続し、電源電圧が低い時、
負荷電流を該ＰＮＰ ）ランジスタから与えるようにし
たものである。
接続された出力ＮＰＮ Ｉ−ランジスタと並列に飽和型
のＰＮＰ ）ランジスタを接続し、電源電圧が低い時、
負荷電流を該ＰＮＰ ）ランジスタから与えるようにし
たものである。
この発明においては、電源電圧が低い時、負荷電流を飽
和型のＰＮＰ ）ランジスタから与えるようにしたから
、電源電圧が低下した場合に負荷に印加される電圧が電
源電圧より大きく低下するのを軽減できる。
和型のＰＮＰ ）ランジスタから与えるようにしたから
、電源電圧が低下した場合に負荷に印加される電圧が電
源電圧より大きく低下するのを軽減できる。
以下、この発明の一実施例を図について説明する。第１
図において、第２図と同一符号は同一のものを示し、１
１はトランジスタ５とともにカレントミラー回路を構成
するＮＰＮ ）ランジスタ、７は出力ＮＰＮ）ランジス
タ３と並列に接続されたＰＮＰトランジスタ、１０はＮ
ＰＮ）ランジスタ、９は上記ＮＰＮ ）ランジスタ１１
がオフした時のＮＰＮ ）ランジスタ１０のベース電流
を設定するための抵抗、８はＰＮＰ ）ランジスタフの
ベース電流を設定するための抵抗である。
図において、第２図と同一符号は同一のものを示し、１
１はトランジスタ５とともにカレントミラー回路を構成
するＮＰＮ ）ランジスタ、７は出力ＮＰＮ）ランジス
タ３と並列に接続されたＰＮＰトランジスタ、１０はＮ
ＰＮ）ランジスタ、９は上記ＮＰＮ ）ランジスタ１１
がオフした時のＮＰＮ ）ランジスタ１０のベース電流
を設定するための抵抗、８はＰＮＰ ）ランジスタフの
ベース電流を設定するための抵抗である。
次に動作について説明する。
ツェナーダイオード４のブレークダウン電圧をｖ４．ト
ランジスタ３．５のベース・エミッタ間電圧をＶ、、Ｖ
、とすると、電圧源１の電圧Ｖ。
ランジスタ３．５のベース・エミッタ間電圧をＶ、、Ｖ
、とすると、電圧源１の電圧Ｖ。
がｖ、＞ｖ４＋Ｖ、（７）時、抵抗２の値をＲ２とす流
が流れ、トランジスタ１１はオンしているので、トラン
ジスタ１０はオフしており、負荷６の負荷電流はトラン
ジスタ３から供給され、これにより、負荷６に印加され
る電圧は、ｖ４＋Ｖ、−ｖ３にクランプされる。
が流れ、トランジスタ１１はオンしているので、トラン
ジスタ１０はオフしており、負荷６の負荷電流はトラン
ジスタ３から供給され、これにより、負荷６に印加され
る電圧は、ｖ４＋Ｖ、−ｖ３にクランプされる。
一方、Ｖ＋ ＜Ｖ４＋Ｖ、の時、トランジスタ１１はオ
フするのでトランジスタ１０はオンし、負荷６の負荷電
流はトランジスタ７から供給される。
フするのでトランジスタ１０はオンし、負荷６の負荷電
流はトランジスタ７から供給される。
このため該トランジスタ７のベース電流を充分大きく設
定し、該トランジスタ７として飽和型のものを用いるこ
とにより、負荷６をほぼ電源電圧Ｖ、で駆動できる。
定し、該トランジスタ７として飽和型のものを用いるこ
とにより、負荷６をほぼ電源電圧Ｖ、で駆動できる。
このように本実施例によれば電源電圧Ｖ、が■、＜Ｖ４
＋Ｖｓ時、負荷６に電流を供給する飽和型ＰＮＰ ）
ランジスタフを出力ＮＰＮ トランジスタ３と並列に接
続したので、電源電圧がクランプ電圧以下になった場合
には負荷６にほぼ電源電圧Ｖ１を供給でき、負荷６に加
わる電圧が低下するのを抑えることができる。
＋Ｖｓ時、負荷６に電流を供給する飽和型ＰＮＰ ）
ランジスタフを出力ＮＰＮ トランジスタ３と並列に接
続したので、電源電圧がクランプ電圧以下になった場合
には負荷６にほぼ電源電圧Ｖ１を供給でき、負荷６に加
わる電圧が低下するのを抑えることができる。
以上のように、この発明にかかる半導体集積回路によれ
ば、電源電圧が低下した時負荷電流を供給する。飽和型
のＰＮＰトランジスタを設けたので、電源電圧が低下し
た場合に、負荷電圧の電源電圧からの低下分を軽減でき
る効果がある。
ば、電源電圧が低下した時負荷電流を供給する。飽和型
のＰＮＰトランジスタを設けたので、電源電圧が低下し
た場合に、負荷電圧の電源電圧からの低下分を軽減でき
る効果がある。
第１図は本発明の一実施例による半導体集積回路を示す
図、第２図は従来のクランプ回路の一例を示す図である
。 １・・・電圧源、２，８．９・・・抵抗、３．５．１０
゜１１・・・ＮＰＮ）ランジスタ、４・・・ツェナーダ
イオード、６・・・負荷、７・・・ＰＮＰ ）ランジス
タ。
図、第２図は従来のクランプ回路の一例を示す図である
。 １・・・電圧源、２，８．９・・・抵抗、３．５．１０
゜１１・・・ＮＰＮ）ランジスタ、４・・・ツェナーダ
イオード、６・・・負荷、７・・・ＰＮＰ ）ランジス
タ。
Claims (1)
- （１）ＮＰＮ出力トランジスタのベース電圧をクランプ
することにより負荷に加わる電圧を制限する回路におい
て、 そのコレクタ、エミッタがそれぞれ上記出力ＮＰＮトラ
ンジスタのエミッタ、コレクタに接続され電源電圧低下
時飽和動作を行なうＰＮＰトランジスタを備えたことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066853A JPS63231514A (ja) | 1987-03-19 | 1987-03-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066853A JPS63231514A (ja) | 1987-03-19 | 1987-03-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63231514A true JPS63231514A (ja) | 1988-09-27 |
Family
ID=13327823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62066853A Pending JPS63231514A (ja) | 1987-03-19 | 1987-03-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63231514A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0488513A (ja) * | 1990-07-31 | 1992-03-23 | Mitsubishi Denki Eng Kk | 定電圧回路 |
| JP2012185709A (ja) * | 2011-03-07 | 2012-09-27 | Denso Corp | 電源装置 |
| US12204358B2 (en) | 2020-12-08 | 2025-01-21 | Renesas Design (UK) Limited | Power converter with bypass function |
-
1987
- 1987-03-19 JP JP62066853A patent/JPS63231514A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0488513A (ja) * | 1990-07-31 | 1992-03-23 | Mitsubishi Denki Eng Kk | 定電圧回路 |
| JP2012185709A (ja) * | 2011-03-07 | 2012-09-27 | Denso Corp | 電源装置 |
| US12204358B2 (en) | 2020-12-08 | 2025-01-21 | Renesas Design (UK) Limited | Power converter with bypass function |
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