JPS63113997A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体記憶装置に関し、特に、大容量の半導体
集積化メモリに関するものである。

（従来の技術およびその問題点） 従来の半導体記憶装置のうちで、ＭＩＳ）ランジスタを
用いたランダム・アクセスメモリ　（以下ＲＡＭと記す
）の−例を第３図に示す（ＩＥＥＰＲＯＣＥＥＤＩＮＧ
誌１３０巻、１９８３年６月１２７〜１３５ページ、「
高密度単一デバイス・ダイナミックＭＯＳメモリセルＪ
　’Ｈ１ｇｈ　−ｄｅｎｓｉｔ７　　ｏｎｅ−ｄｅｖｉ
ｃｅ　　ｄ７ｎａｍｉｃＭＯ８ｍｅｍｏｒｙ　　ｃｅ１
１ａ’）、　　第３図のような従来のＭＩＳＲＡＭでは
、Ｘデコーダだよって選択されたデコーダ出力Ｘｉの電
圧が高レベルの時に、ワード線活性化信号ＲＡの電圧が
低レベルから高レベルに上がると、ワード線Ｗｌの電圧
が低レベルから高レベルに上がる。一般ｇ、ＲＡＭに印
加されるアドレス信号によって、１つのデコーダ出力の
みが高レベルになシ、１本のワード線のみが選択される
。この時、選択されたワード線に結合しているメモリセ
ル１の情報は、各メモリセルに接続しているディジット
線Ｂｌに読み出される。又、対をなす他方のディジット
線Ｂｉには、基準電位発生回路によってメモリセルの高
低２値記憶情報がそれぞれ、ディジット線に読み出され
た時に生じる電位の中間レベルが発生する。この結果、
対をなすディジット線ＢｉとＢｉＯ間に、メモリセル容
量とディジット線容量の容量分割で決まる微少な電位差
が生じ、センスアンプ２を活性化することによって信号
が増幅される。その後、Ｙデコーダによって選択された
入出力回路を通して、ディジット線の信号が出力され、
メモリ情報の読み出しが終了する。書き込みは入出力回
路を通して選択されたディジット線対及びメモリセルに
情報が書き込まれる。

こうしたＭＩＳＲＡＭでは、ワード線として多結晶シリ
コンのゲート電極をそのｉま配線として用いる場合と、
メタル配線をワード線として用い、メモリセルのスイッ
チＭＩＳ）ランジスタの多結晶シリコンゲート電極にコ
ンタクト穴を通してメタルワード線と結線する場合の２
つの方法がある。

両方法の長短所としては、多結晶シリコン配線がワード
線の場合には、ワード線のレイアウトピッチを狭くでき
る利点がある反面、ワード線の単位長あたりの抵抗が大
きく、メモリの大容量化に伴なってワード線の配線長が
長くなると、ワード線の近端から遠端への信号の伝搬時
間が長くなシ、高速の読み書き動作ができない欠点があ
る。これに対し、メタル配線をワード線として用いる場
合には、配線抵抗が多結晶シリコン配線に比べて極地に
小さいため、高速動作が可能であるが、メタル配線と多
結晶シリコンのゲート電極を結ぶコンタクト穴のレイア
ウトマージンが犬きくな）、ワード線のレイアウトピッ
チを狭くできなり欠点がある。又、これら両者の折衷案
として、ワード線をメタル配線と多結晶シリコン配線の
２本で上下に重ねて構成し、ある一定の間隔で両配線を
コンタクト穴を通して結線する方式も行なわれている（
　１９８４　ＩＥＥＥ　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　
５ＯＬＩＤ−８ＴＡＴＥ　ＣＩＲＣＵＩＴＳ　Ｃ０ＮＦ
ＥＲＥＮＣＥのｌ５ＳＣＣＤＩＧＥＳＴ　　ＯＦ　　Ｔ
ＥＣＨＮにＡＬ　　ＰＡＰＥＲ８誌。

１９８４年２月、２７８〜２７９頁、’Ａ２５ｎｓ６４
Ｋ　ＳＲＡＭ　”）。この方式では、ワード線の遠端に
おける遅延時間は小さくなるが、メモリの高集積化・大
容量化とともに、メモリセル、Ｍ　Ｉ　Ｓトランジスタ
、配線等が微細化の極限に達してくるため、やはシ、メ
タル配線と多結晶シリコン配線とを結線するコンタクト
穴のレイアウトマージンが大きく々υ、ワード線のレイ
アウトピッチを縮められない欠点がある。

以上の説明でも明らかなように、従来のワード線の駆動
回路及び配線構成では、ワード線のレイアウトピッチと
信号の伝搬時間との間に一長一短があシ、この両者を解
決するワード線駆動方式を有する半導体記憶装置が切望
されている。

本発明の目的は、高集積・大容量の半導体メモリにおい
て、上記問題点を解決し、ワード線のレイアウトピッチ
を小さくするとともに、動作スピードも高速となる半導
体記憶装置を提供することにある。

（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する手段は
、マトリックス状に配置したメモリセルと、該メモリセ
ルのスイッチゲートを列方向に接続する複数の副ワード
線と、該副ワード線の複数本毎に該副ワード線と平行に
配置した主ワード線と、メモリセルのディジット端子を
行方向に接続する複数のディジット線対と、該複数のデ
ィジット線対にそれぞれ接続する複数のセンスアンプと
を少なくとも備え、前記主ワード線は複数個所で対応す
る前記複数の副ワード線にそれぞれＭＩＳトランジスタ
を介して接続してあることを特徴とする半導体記憶装置
である。

（作　用） 本発明による半導体記憶装置には、ワード線として、配
線のみの主ワード線とメモリセルのスイッチゲートに直
接絡がっている副ワード線があシ、しかも、１本の主ワ
ード線と複数本の副ワード線とがそれぞれ複数の同一ケ
所でＭＩＳ）ランジスタを介して接続されている。従っ
て、１つのメモリセルの情報を読み出すためＫは、まず
１本の主ワード線を選択し、更に対応する複数の副ワー
ド線の１本ｆＭＩｓ）ランジスタを介して選択して、列
方向に１列のメモリセルを読み出す。この結果、各メモ
リセルの情報がセルに絡がるディジット線に読み出され
、対応するセンスアンプによって読み出された信号が増
幅され、このうちの１つの信号だけが選択されて外部に
伝えられる。

本発明の半導体記憶装置において、例えば主ワード線と
してメモリ配線を副ワード線として多結晶シリコン配線
を用いるとともに、副ワード線の多結晶シリコン配線を
メモリセルのスイッチゲートトランジスタのゲート電極
としても使用することによシ、副ワード線のレイアウト
ピッチを狭くできる。他方、ワード線の近端と遠端との
間の信号遅延時間に関しては、１本の副ワード線の複数
ケ所でメタル配線の主ワード線にＭ　Ｉ　Ｓ　）ランジ
スタを介して結線されているために、副ワード膀の両端
における信号の遅延時間はメタル配線の場合とほぼ等し
くすることができる。しかも、主ワード線は複数本の副
ワード線毎に１本の配線として配置されるため、主ワー
ド線の配線幅を広くしても、ワード線のレイアウトピッ
チは大きくならず、副ワード線のみで決定される狭いレ
イアウトピッチを保持できる。この結果、本発明は従来
の半導体メモリにおいて困口であったワード線のレイア
ウトピッチの縮小と信号の伝搬時間の低減の両者をとも
に実現でき、長いワード線を用いる大容量の半導体集積
化メモリにとって非常に有用となる。

（実施例） 以下、本発明の理解を容易にするために、実施例を挙げ
て説明する。

（実施例　１．） 第１図は本発明の第１の実施例を示す回路図である。本
実施例のＭＩＳＲＡＭは、ワード線が主ワード線と副ワ
ード線で構成され、両ワード線が主ワード線の近端と遠
地でＭＩＳ）ランジスタを介して接続されている点以外
は、第３図の従来例のＭＩＳＲＡＭとほぼ等しく、同じ
回路素子には同じ記号と名前が付けられている。

本実施例のＭＩＳＲＡＭでは、Ｘデコーダによって選択
されたデコーダ出力Ｘｉの電圧が高レベルの時に、ワー
ド線活性化信号ＲＡの電圧が低レベルから高レベルに上
がると、まず、主ワード線Ｗｏｉ　の電圧が低レベルか
ら高レベルに上がる。

これと同時に、あらかじめ、Ｘアドレスの１ビツトによ
って選択されるＸｏとＸ。のどちらか一方の信号が高レ
ベルの電圧に保持されておシ、副ワード線ＷｉとＷｉ＋
ｔの一方のワード線の電圧が低レベルから高レベルに上
がる。例えば、Ｘｏの信号が高レベル電圧にあるとする
と、副ワード綜Ｗｉの電圧が低レベルから高レベルに上
がシ、該副ワード線に結合しているメモリセル１の情報
は、該セルに接続しているディジット線Ｂ１に読み出さ
れる。又、対をなす他方のディジット線Ｂｉには高低２
値読み出し信号の中間レベルが基準電位発生回路によっ
て発生する。この結果、ディジット線対ＢｉとＢ１間に
微少な電位差が生じ、センスアンプ２を活性化すること
によって信号が増幅される。その後、第３図の従来例と
同じようだ、Ｙデコーダ及び入出力回路によって、外部
とデータの転送が行なわれる。

本実施例において、主ワード線としてメタル配線を、副
ワード線として多結晶シリコン配線を用いると、メモリ
セルのスイッチゲートに直接線がる副ワード線はゲート
電極配線としても使用でき、メモリセルとの結線に異な
る配線間用のコンタクト穴が不要となり、副ワード線の
レイアウトピッチを狭くできる。又、主ワード線につい
ては、２本の副ワード線毎に１本の配線があればよいの
で、副ワード線よシも広い配線幅が使える。このことは
、一般に、多結晶シリコン配線よシもメタル配線の方が
加工精度が悪く、常に広い配線幅となるためで、実用上
、非常に好都合である。

主ワード線と副ワード線との接続用ＭＩＳ）ランジスタ
については、副ワード線毎に両端部でそれぞれ１ケのＭ
ＩＳ）ランジスタが必要であるが、これは、第３図の従
来例でも同じであシ、多結晶シリコン配線をワード線と
するワード線ピッチＫまで、本実施例においても、副ワ
ード線ピッチを狭くできることになる。

他方１ワード線の信号遅延時間に関しては、ａＵワード
線の両端でメタル配線の主ワード線にＭＩＳトランジス
タを介して結線されているため、副ワード線の両端部の
信号遅延時間はほとんど差がなくなる。この場合には、
副ワード線の中央部の信号伝搬時間がもつとも遅くなる
が之第３図の従来例で多結晶シリコン配線のワード線を
用いた場合のワード線遅延時間に比べて、約％に減少し
、実用上、大幅なワード線信号伝搬のスピードアップが
計れることになる。

つまり、本実施例において、ワード線のレイアウトピッ
チの縮小と信号の伝搬時間の低減がどちらも実現できる
ことになる。

（実施例　２） 第２図は本発明の第２の実施例を示す回路図である。本
実施例のＭＩＳＲＡＭはメモリセルアレイが２等分され
、ＭＩＳ）ランジスタを介しての主ワード線と副ワード
線との接続が、ワード線の近端部、中央部、遠端部の３
ケ所で行なわれる点以外は、第１図の第１の実施例と同
じ構成であシ、同じ回路素子には同じ記号と名前が付け
られている０ 本実施例では、主ワード線にメタル配線を、副ワード線
に多結晶シリコン配線を用りた場合に、ワード線の３ケ
所で、メタル配線と多結晶シリコン配線とが信号Ｘ０又
はＸ。Ｋよって結線されるため、第１の実施例の場合よ
シも更に、副ワード線のすべての場合において、信号伝
搬時間が短縮される。従って、副ワード線に多結晶シリ
コン配線を周込ているＫもかかわらず、近似的にメタル
配線のワード線と同じ信号伝搬スピードが達成できる。

あるいは、本実施例の場合には、特にワード線の長さが
非常に長いＭＩＳＲＡＭにおいても、ワード線の信号伝
搬スピードが遅くならないメモリを実現できることにな
る。ワード線のレイアウトピッチに関しては、副ワード
線に多結晶シリコン配線を用いるので、従来例における
最小のピッチが実現でき、セルサイズが小さいにもかか
わらず、高速動作が可能なＭＩＳＲＡＭとなる。

以上、本発明の半導体記憶装置について、主ワード線１
本につき、２本の副ワード線を有する場合に、ワード線
の２ケ所及び３ケ所で、主ワード線と副ワード線をそれ
ぞれＭＩ　Ｓ　）ランジスタを介して接続する構成の実
施例について説明してきたが、本発明はこの構成に限ら
ず、１本の主ワード線につき、３本以上の副ワード線を
有する構成、あるいは、ワード線の４ケ所以上で主ワー
ド線と副ワード線がそれぞれＭ　Ｉ　Ｓ　）ランジスタ
を介して接続する構成のＭＩＳＲＡＭ等にも適用できる
０又、本実施例では、主ワード線と副ワード線を接続す
るＭ　Ｉ　Ｓ　）ランジスタをＮチャネルのＭＩＳトラ
ンジスタで説明したが、Ｐチャネル又はその他いかなる
ＭＩＳ）ランジスタでもよい。更に、主ワード線と副ワ
ード線の配線材料についても、主ワード線にメタル配線
を、副ワード線に多結晶シリコン配線を用いることは限
定されず、いかなる配線材料の組み合せであっても本発
明が適用できることは言うまでもない。

（発明の効果） 以上、説明したよって１本発明によれば、従来困難であ
ったワード線のレイアウトピッチの縮小と信号の伝搬時
間の低減の両者をともに実現でき、大容量の半導体集積
化メモリにとって、大容量性と高速性に有効となるもの
である。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示すＭＩＳＲＡＭの回路図、第３図は従来のＭＩ
ＳＲＡＭを説明するだめの回路図である。 図中の記・号で、Ｘｌ、Ｘｌ＋、はＸデコーダ出力を、
ＲＡはワード線活性化信号を、１はメモリセルを、２は
センスアンプを、Ｗｏｉは主ワード線を、Ｗｌ、Ｗｉ＋
ｔは副ワード線を、Ｂｉ、Ｂｉはディジット線を、Ｘｏ
、Ｘｏは副ワード線選択信号を、それぞれ示す。 代荷人　弁理士　本　庄　伸　介 λ工ηデー７

Claims (1)

【特許請求の範囲】
1. マトリックス状に配置したメモリセルと、該メモリセル
   のスイッチゲートを列方向に接続する複数の副ワード線
   と、該副ワード線の複数本毎に該副ワード線と平行に配
   置した主ワード線と、メモリセルのディジット端子を行
   方向に接続する複数のディジット線対と、該複数のディ
   ジット線対にそれぞれ接続する複数のセンスアンプとを
   少なくとも備え、前記主ワード線は複数個所で対応する
   前記複数の副ワード線にそれぞれＭＩＳトランジスタを
   介して接続してあることを特徴とする半導体記憶装置。