JPS63100777A - 透明電極のパタ−ン形成法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 液晶表示素子を駆動する薄膜トランジスタに用いられる
透明電極のパターン形成法において、電極間の短絡及び
電極の接続不良を防止するために、基板に透明電極とな
るインジウム錫酸化物をイオンプレーティング法にて成
膜する際、当該基板を２００℃以上の温度から漸次降下
することにより、テーパーエツジ形状の透明電極パター
ンを形成する。

〔産業上の利用分野〕

この発明は、液晶表示素子を駆動する薄膜トランジスタ
の透明電極のパターン形成法に関するものである。

液晶表示素子の薄膜トランジスタは、マトリックス配列
された液晶表示素子を駆動している。従って、薄膜トラ
ンジスタの透明電極は基板上にて多数交叉している。若
しこの交叉点の１箇所でも短絡すると、交叉点を通過す
る配線が線欠陥状態となる。又透明電極と動作半導体と
の接続（コンタクト）が悪いと点欠陥となる。

従って、線欠陥及び点欠陥の発生のない透明電極のパタ
ーン形成法が要望されている。

〔従来の技術〕

第４図は従来の透明電極のパターン形成工程図である。

第４図（ａｌの工程では、ガラス基鈑ｌを例えば、２５
０℃に保って、インジウム錫酸化物膜（以１ｉ１ＴＯ膜
と記す）２０を形成する。

次の第４図（′ｂ）の工程で、ドレインとソース電極を
形成するために、レジストパターン３をＩＴＯＩｌ！２
０上に形成する。この後に第４図（Ｃ１の工程でＩＴＯ
膜２０をレジストパターン３に基づきエツチングしてド
レイン電極２０−１とソース電極２０−２を形成し、レ
ジストパターン３を剥離する。

次の第４図（ｄｌの工程で、それら電極上にアモルファ
スシリコン（ａ−３ｉ）よりなる動作半導体層４と、窒
化シリコン（ＳｉＮ）よりなるゲート絶縁層５と、ゲー
ト電極６とを順次形成する。この際ソース電極２０−２
は、表示電極に接続されている。

〔発明が解決しようとする問題点〕

上記したように薄膜トランジスタは形成されているが、
ＩＴＯ膜からなる電極、即ちドレイン電極２０−１とソ
ース電極２０−２を低抵抗にするために、この膜厚を２
０００人程度以上の厚膜にする必要があり、この厚膜の
ために、ａ−Ｓｉｆｆｉ４形成時にこのａ−ＳｉＪ’ｉ
ｊが異常成長をして、ＩＴＯ膜パターンエツジでの絶縁
破壊、即ちゲート電極６とソース電極２ｏ−２或いはド
レイン電極２０−１との短絡及びａ−５ｉ層４とＩＴＯ
膜の接続（コンタクト）不良を発生するという問題があ
った。

この発明は、上記した従来の状況から絶縁破壊及ヒコン
タクト不良を発生しない透明電極のパターン形成法を提
供することを目的とするものである。

〔問題点を解決するための手段〕

基板上にイオンプレーティング法でＩＴＯｙ！を形成す
る際に、基板を２００℃以上に保って成膜を開始し成膜
進行とともに、徐々に基板温度をｚｏｏ　’ｃ以下にし
て成膜を行う。

〔作用〕

ＩＴＯの成膜は、漸次温度を降下しながら行われるので
、次の該ＩＴＯＩＩをエツチングにてパターン形成法す
る際にエツチングレートが変化してエツチングされたＩ
ＴＯ［９）パターンのエツジはテーパー形状となり、こ
の結果次のａ−Ｓｉ層形成時にエツジ付近にて異常成長
することがなく、絶縁破壊とコンタクト不良を防止する
。

〔実施例〕

第１図は本発明による薄膜トランジスタの透明電極のパ
ターン形成法を示す工程図である。まず第１図（ａ）の
工程において、ガラス基Ｆｉ１を２００　’Ｃ以上の温
度から漸次２００℃以下の温度状態にしながら、該基板
上にＩＴＯ膜２をイオンプレーティング法にて形成する
。この成膜に要する時間と基板温度との関係は、第２図
に示すようになる。

次の第１図（′ｂ）の工程は従来と同じであり、ＩＴＯ
膜２をレジストパターン３をマスクとしてエツチングし
た後、レジストパターン３を除去するとＩ↑０模２は第
１図（Ｃ１のような断面形状となる。この際にＩＴＯ膜
の膜厚方向にエツチングレートが変化しており、ＩＴＯ
膜２のエツジは、表面部が開いたテーパー状にエツチン
グされる。

これは、第３図に示す基板温度或いはアニール温度とエ
ツチングレートの実験データによる。実線は弗酸系のエ
ツチング液を用いた場合であり、一点鎖線は塩化第２鉄
と塩酸の混合液を用いた場合である。

本実施例のエツチング液は、塩化第２鉄と塩酸の交合液
を用いて、エツチングを行った。成模後Ａ点にあるエラ
チングレー）　１）００ｎ／分を有するＩＴＯ膜は、基
板温度を２００℃以下に低下させることによって、エツ
チングレートは５００ｎ＋＊／分以上に増加する。この
実験結果に着目し、基板温度を順次低下させている。

即ち、第２図の成膜時間中の最初に形成されたＩＴＯ膜
はエツチングレートが低いのでサイドエツチングも少な
く、後で形成されたｒＴＯ膜は、例えばＢ点のものとな
りエツチングレートが大きいのでサイドエツチングも大
きい。従って、所望のテーパ形状が得られる。

此のＩＴＯ膜よりなる透明電極すなわちドレイン電１２
−１　とソース電極２−２とのパターンを形成した後、
第１図＋ｄ）の工程で従来のようにａ−５ｉ層４とＳｉ
Ｎ層５とゲート電極６を順次形成する。

〔効果〕

以上の説明から明らかなように、この発明によれば、テ
ーパー形状を持つパターニングされたＩＴＯｌｌ１ｊ！
をソースとドレイン電極とすることができ、短絡防止が
図れるとともにコンタクト状態が向上し高品質の１模ト
ランジスタを作製する上で効果を発揮する。

【図面の簡単な説明】

第１図は本発明による透明電極のパターン形成法を示す
工程図、 第２図は本発明のＩＴＯ成膜時の基板温度状態図、第３
図はイオンプレーティング法で作製したＩＴＯ膜のエツ
チングレートと温度の関係図、第４図は従来の透明電極
のパターン形成の工程図である。 図において１はガラス基板、２はＩＴＯ膜、３はレジス
トパターンを示す。 Ａ（李こ明ｌ二島ΩへＢ月電不Ｑｎツマターン引ぞへケ
ムＥホう工ｊ璽〔Ｄ亮　１　図 第２図 イ才＞ｆＬ−ラ１−゛、五て一イ下；ジレＴ；１丁Ｏめ
工・ノナ二）ＪＡめｈ球第３３

Claims (3)

【特許請求の範囲】
1. （１）基板上にインジウム錫酸化物の電極パターンを形
   成するに際し、前記基板を２００℃以上に保ちイオンプ
   レーティング法にて前記インジウム錫酸化物の成膜を開
   始し漸次該基板の温度を降下しながら成膜を行い、その
   後に前記インジウム錫酸化物膜をフォトエッチングによ
   って所定の電極パターンに形成することを特徴とする透
   明電極のパターン形成法。
2. （２）前記電極パターンを形成した基板を２００℃以上
   で熱処理することを特徴とする特許請求の範囲第１項記
   載の透明電極のパターン形成法。
3. （３）前記インジウム錫酸化物の電極が薄膜トランジス
   タのソース・ドレイン電極であることを特徴とする特許
   請求の範囲第１項及び第２項記載の透明電極のパターン
   形成法。