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JPS62272557A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

Info

Publication number
JPS62272557A
JPS62272557A JP62071911A JP7191187A JPS62272557A JP S62272557 A JPS62272557 A JP S62272557A JP 62071911 A JP62071911 A JP 62071911A JP 7191187 A JP7191187 A JP 7191187A JP S62272557 A JPS62272557 A JP S62272557A
Authority
JP
Japan
Prior art keywords
layer
adhesive layer
deposited
metallization
silicon nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62071911A
Other languages
English (en)
Inventor
ディーテル・トマラ
クルト・ケーニッヒ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPS62272557A publication Critical patent/JPS62272557A/ja
Pending legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
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    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
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    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 この発明は、半導体物体の一表面及びその上に設けた金
の金属化層を窒化ケイ素の不活性化層で被覆した半導体
素子の製造方法に関する。
半導体物体の表面をＰＣＶＤ（プラズマ化学蒸着法）に
より析出させた層で被覆する方法は、例えば、「ソリッ
ド・ステイト・テクノロジーＪ　（５ｏｌｉｄｓｔａｔ
ｅ　Ｔｅｃｈｎｏｌｏｇｙ）　、１９８１年４月号、１
６７〜１７１頁から知られる。金属化層が不活性化層で
被覆された半導体物体の表面上に存在する場合、これら
の金属化層をも最初不活性化層で被覆し、次いで該不活
性化層を金属化層が接触すべき領域で除去する。
これらの金属化層が金により構成される場合は、窒化ケ
イ素の不活性化層の該金属化層に対する接着は極めて満
足とはいえず、金属化層が、例えばエツチングにより露
出する場合、不活性化層が部分的にはく落する危険があ
ることが確かめられた。
したがって、冒頭で述べた種類の方法では、歩留まりは
、かなり低下する。
したがって、この発明の目的は、この方法を窒化ケイ素
の不活性化層の金の金属化層への接着性が相当に増加す
るような仕方で行うことである。
この発明に従えば、この目的は、該窒化ケイ素層を設け
る前に金属Ｗ、Ｔｉ及びＭｏより成る群の中から選ばれ
た少なくとも１種の金属の接着層をＮＺ含有雰囲気中で
スパッタリングにより金属化層に付着させることで達成
される。
金の金属化層と窒化ケイ素の不活性化層との間のこのよ
うな接着層は、掻めて満足すべき接着を生ずるので、不
活性化層をエツチングする場合、はく落を恐れる必要は
最早ない。この発明の他の例では、前記接着層を１１０
０ｎ未満の厚さで付着させる。接着層が１０重量％のＴ
ｉ及び９０重量％のＷより成ることが好ましく、他の例
では、接着層がＴｉより構成される。
この発明の実施を容易にするために、添付図面を参照し
て、例によってこの発明を以下にいっそう詳細に説明す
る。
第１図は、一つの表面上に金の金属化層２を設けた、例
えば、シリコンの半導体物体１を示す。
この金属化Ｎ２の厚さは、約０．６μｍである。この層
は直接表面上に設けられるのでなくて、Ｗ　Ｔ　１（Ｗ
９０重量％、Ｔｉ　１０重量％）より構成され、０．４
μｍの厚さを有する接着改良層３上に設けられる。
金属化層２の表面を接着層４で被覆するが、この層４は
、この例ではＷＴｉ（Ｗ９０重量％、　Ｔｉ　１０重量
％）より構成され、その厚さは約５０ｎｍである。
接着層４は、Ｎ２含有雰囲気中でスパッタリングにより
金属化層２に付着させるが、これは、金属化層の金と接
着層のＷＴｉとの間に合金が形成されないようにするた
めである。約３０容量％のＮ２をスパッタリングによる
付着に通常用いるアルゴンの不活性雰囲気に加える。
金属化層２を上に設け、接着層４で被覆した半導体物体
１の表面を、今や第２図で示すように窒化ケイ素の不活
性化層５で被覆する。この不活性化層５は、例えば、前
記「ソリッド・ステイト・テクノロジーＪ　１９８１年
４月号、１６７〜１７１頁の刊行物に記載されるように
ＰＣＶＤ　（プラズマ化学蒸着法）により析出される。
窒化ケイ素層の厚さは、約１μｍである。
次いで、不活性化層５を通常の方法でホトラッカーマス
ク６で被覆する。このマスク６は、第２図に示すように
開ロアを有し、この間ロアを通して金属化層２の露出さ
せるべき表面８上の不活性化層５と接着Ｎ４を適当なエ
ツチング方法（例えば化学エツチング又はスパッタエツ
チング）により除去する。次いで、この表面８で金属化
層２は、適当な方法で接触させることができる。
前記２層は、反応性スパッタエツチングにより除去する
のが好ましい。該２層の完全除去は、光学的手段により
容易に制御することができる。これは、接着層４の完全
除去後、灰色の接着層から金属化層の帯黄色の金色へと
明確な色の変化が起こるからである。
【図面の簡単な説明】
第１〜３図は、各、この発明に従う方法により製造され
る半導体素子の逐次製造段階における断面図である。 １・・・半導体物体　　　　２・・・金属化層３・・・
接着改良層　　　　４・・・接着層５・・・不活性化層 ６・・・ホトラッカーマスク ７・・・開口　　　　　　　８・・・表面特許出願人　
　　エヌ・ベー・フィリンプス・フルーイランペンファ
ブリケン

Claims (1)

  1. 【特許請求の範囲】 １、半導体物体の一表面及びその上に設けた金の金属化
    層を窒化ケイ素の不活性化層で被覆した半導体素子を製
    造するに当り、前記窒化ケイ素層を設ける前に金属Ｗ、
    Ｔｉ及びＭｏより成る群の中から選ばれた少なくとも１
    種の金属の接着層をＮ＿２含有雰囲気中でスパッタリン
    グにより金属化層に付着させることを特徴とする半導体
    素子の製造方法。 ２、不活性化層をＰＣＶＤ（プラズマ化学蒸着法）によ
    り析出させる特許請求の範囲第１項記載の方法。 ３、接着層を１００ｎｍ未満の厚さで付着させる特許請
    求の範囲第１項記載の方法。 ４、接着層を約５０ｎｍの厚さで付着させる特許請求の
    範囲第３項記載の方法。 ５、接着層が１０重量％のＴｉ及び９０重量％のＷより
    成る特許請求の範囲第１項記載の方法。 ６、接着層がＴｉより成る特許請求の範囲第１項記載の
    方法。 ７、接着層を３０容量％のＮ＿２を含有する雰囲気中で
    スパッタリングにより付着させる特許請求の範囲第１項
    記載の方法。
JP62071911A 1986-03-29 1987-03-27 半導体素子の製造方法 Pending JPS62272557A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3610709.3 1986-03-29
DE19863610709 DE3610709A1 (de) 1986-03-29 1986-03-29 Verfahren zum herstellen von halbleiter-bauelementen

Publications (1)

Publication Number Publication Date
JPS62272557A true JPS62272557A (ja) 1987-11-26

Family

ID=6297572

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62071911A Pending JPS62272557A (ja) 1986-03-29 1987-03-27 半導体素子の製造方法

Country Status (3)

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EP (1) EP0240070B1 (ja)
JP (1) JPS62272557A (ja)
DE (2) DE3610709A1 (ja)

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Also Published As

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DE3782264D1 (de) 1992-11-26
DE3610709A1 (de) 1987-10-08
EP0240070A3 (en) 1990-04-25
EP0240070B1 (de) 1992-10-21
EP0240070A2 (de) 1987-10-07

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