JPS62214648A - 半導体素子用パツケ−ジの製造方法 - Google Patents
半導体素子用パツケ−ジの製造方法Info
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- JPS62214648A JPS62214648A JP5769886A JP5769886A JPS62214648A JP S62214648 A JPS62214648 A JP S62214648A JP 5769886 A JP5769886 A JP 5769886A JP 5769886 A JP5769886 A JP 5769886A JP S62214648 A JPS62214648 A JP S62214648A
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-
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＬＳＩのような半導体素子を装着させるための
、複層のセラミックシートからなる半真体素子用パッケ
ージの製造方法に関するものである。
、複層のセラミックシートからなる半真体素子用パッケ
ージの製造方法に関するものである。
（従来の技術）
セラミックス類の半導体素子用パッケージにはピングリ
ッドアレイ、パッドグリフドアレイ、チップキャリア等
の種々の種類があるが、いずれもセラミックシート上に
半導体素子を載せるためのメタライズ部と、半導体素子
の各端子と接続されるためのフィンガパターンと呼ばれ
る電極パターン部とスルーホール部を介した端子用パッ
ド部を備えたものである。このような半導体素子用パッ
ケージの製造工程においては上記のような各部分にＮｉ
メッキや金メッキが施されるが、比較的面積の広いメタ
ライズ部はともかく、極めて細い個々独立したフィンガ
パターンが印刷されている電掻パターン部に十分な厚さ
にメッキ層を形成するには個々のフィンガパターンを共
通電極に４通さセたうえでメッキを行う必要がある。こ
のため従来は、第５図に示すようにセラミックシート（
２０）上に外縁部分がつながった電極パターン部（２１
）を印刷しメッキを施したうえ、セラミックシート（２
０）に形成されたスナップライン（２２）からセラミッ
クシート（２０）の外縁部分を折って不要な部分を取除
くという製造方法が取られていた。しかしこのような従
来方法においては最終製品よりもかなり大きいセラミッ
クシートを製造しなければならないうえ、折り取られた
側面部分が平滑面とならず、また精度の高い外形寸法が
出ないうえ折り取りの際に本体部分にまでクラックが入
るおそれがある等の欠点があった。
ッドアレイ、パッドグリフドアレイ、チップキャリア等
の種々の種類があるが、いずれもセラミックシート上に
半導体素子を載せるためのメタライズ部と、半導体素子
の各端子と接続されるためのフィンガパターンと呼ばれ
る電極パターン部とスルーホール部を介した端子用パッ
ド部を備えたものである。このような半導体素子用パッ
ケージの製造工程においては上記のような各部分にＮｉ
メッキや金メッキが施されるが、比較的面積の広いメタ
ライズ部はともかく、極めて細い個々独立したフィンガ
パターンが印刷されている電掻パターン部に十分な厚さ
にメッキ層を形成するには個々のフィンガパターンを共
通電極に４通さセたうえでメッキを行う必要がある。こ
のため従来は、第５図に示すようにセラミックシート（
２０）上に外縁部分がつながった電極パターン部（２１
）を印刷しメッキを施したうえ、セラミックシート（２
０）に形成されたスナップライン（２２）からセラミッ
クシート（２０）の外縁部分を折って不要な部分を取除
くという製造方法が取られていた。しかしこのような従
来方法においては最終製品よりもかなり大きいセラミッ
クシートを製造しなければならないうえ、折り取られた
側面部分が平滑面とならず、また精度の高い外形寸法が
出ないうえ折り取りの際に本体部分にまでクラックが入
るおそれがある等の欠点があった。
（発明が解決しようとする問題点）
本発明は上記のような従来の問題点を解決して、必要以
上に大きいセラミックシートを製造する必要がなく、シ
かも全フィンガパターンに対して容易かつ確実に十分な
厚さのメッキを施すことができる半Ｗ体素子用パッケー
ジの製造方法を目的として完成されたものである。
上に大きいセラミックシートを製造する必要がなく、シ
かも全フィンガパターンに対して容易かつ確実に十分な
厚さのメッキを施すことができる半Ｗ体素子用パッケー
ジの製造方法を目的として完成されたものである。
（問題点を解決するための手段）
本発明は半導体素子が装着されるメタライズ部と、半う
５体素子と接続される電極パターン部と、外部端子と、
それへの接続用のスルーホール部のメタライズとが形成
された単層又は複層の第１のセラミックグリーンシート
上に更に半導体素子を気密封着するための第２のセラミ
ックグリーンシートを積層し所要外形寸法にナイフカッ
トして焼成したうえ第１のセラミックシートの外周側面
に露出させたメタライズ部の表面にＮｉ、へｇ、Ｃｕ等
を主成分とする導電ペーストを印刷してこれを焼付け、
その後メッキを施したうえこの導電ペーストを除去する
ことを特徴とするものである。
５体素子と接続される電極パターン部と、外部端子と、
それへの接続用のスルーホール部のメタライズとが形成
された単層又は複層の第１のセラミックグリーンシート
上に更に半導体素子を気密封着するための第２のセラミ
ックグリーンシートを積層し所要外形寸法にナイフカッ
トして焼成したうえ第１のセラミックシートの外周側面
に露出させたメタライズ部の表面にＮｉ、へｇ、Ｃｕ等
を主成分とする導電ペーストを印刷してこれを焼付け、
その後メッキを施したうえこの導電ペーストを除去する
ことを特徴とするものである。
次に本発明をチップキャリアを示す図面に暴いて更に詳
細に説明すると、第１図において（１１は（ｌＡ）及び
くＩＢ）の２枚のシートからなる第１のセラミックグリ
ーンシート、（２）はその上面に積層された第２のセラ
ミックグリーンシートである。第１のセラミックグリー
ンシート＋１１には半導体素子が載置されるメタライズ
部（３）と、半導体素子の各端子とワイヤボンディング
等によって接続される電極パターン部（４）と、端子接
続用のスルーホール部（５）とが形成されており、この
スルーホール部（５）の内周面には各電極パターンと接
続されたメタライズ部が形°成されている。なお図示の
プラグインタイブのものでは後述するようにスルーホー
ル部（５）の下面に端子用のピン（６）がろう付けされ
るが、リードレスタイプではピン（６）はなく、またフ
リップチップタイプのものでは電極パターン部（４）と
メタライズ部（３）とが一体化しており、半導体素子を
メタライズ部（３）の上面に載せると半導体素子の下面
とメタライズ部（３）とが導通してワイヤボンディング
を省くことができるうえ、第１のセラミックグリーンシ
ート（１１を単層とすることができる等の種々のバリエ
ーションが存在することは当業者には明らかなことであ
る。
細に説明すると、第１図において（１１は（ｌＡ）及び
くＩＢ）の２枚のシートからなる第１のセラミックグリ
ーンシート、（２）はその上面に積層された第２のセラ
ミックグリーンシートである。第１のセラミックグリー
ンシート＋１１には半導体素子が載置されるメタライズ
部（３）と、半導体素子の各端子とワイヤボンディング
等によって接続される電極パターン部（４）と、端子接
続用のスルーホール部（５）とが形成されており、この
スルーホール部（５）の内周面には各電極パターンと接
続されたメタライズ部が形°成されている。なお図示の
プラグインタイブのものでは後述するようにスルーホー
ル部（５）の下面に端子用のピン（６）がろう付けされ
るが、リードレスタイプではピン（６）はなく、またフ
リップチップタイプのものでは電極パターン部（４）と
メタライズ部（３）とが一体化しており、半導体素子を
メタライズ部（３）の上面に載せると半導体素子の下面
とメタライズ部（３）とが導通してワイヤボンディング
を省くことができるうえ、第１のセラミックグリーンシ
ート（１１を単層とすることができる等の種々のバリエ
ーションが存在することは当業者には明らかなことであ
る。
上記のような単層又は複層の第１のセラミックグリーン
シート（【）上に、半導体素子を気密封着するための第
２のセラミックグリーンシート（２）を積層したうえ外
形寸法に合わせてナイフカットし、その後常法によって
焼成すれば、第１及び第２のセラミックグリーンシート
（１）、（２）は積層一体化された第１及び第２のセラ
ミックシート（１）、（２）となる、このとき第１図に
示すように第１のセラミックシートｆｉｌの外周側面に
は電極パターン部（４）の端部が平滑な側面に点状に露
出することとなる。そこで本発明においては、このよう
に点状に露出した電極パターン部（４）を利用してその
表面上にＮｉ、へｇ、Ｃｕ等を主成分とする導電ペース
ト（７）を印刷して独立した各電極パターン部（４）を
相互に導通させる。ここで導電ペーストとは焼成して感
電体となるペーストを意味する。導電ペーストの主成分
としてＮｉ、 Ａｇ、 Ｃｕ等を選択したのは、アルミ
ナその他の焼成されたセラミック譬との間に接合力が得
られるうえ、大きい導電性を有するためである。
シート（【）上に、半導体素子を気密封着するための第
２のセラミックグリーンシート（２）を積層したうえ外
形寸法に合わせてナイフカットし、その後常法によって
焼成すれば、第１及び第２のセラミックグリーンシート
（１）、（２）は積層一体化された第１及び第２のセラ
ミックシート（１）、（２）となる、このとき第１図に
示すように第１のセラミックシートｆｉｌの外周側面に
は電極パターン部（４）の端部が平滑な側面に点状に露
出することとなる。そこで本発明においては、このよう
に点状に露出した電極パターン部（４）を利用してその
表面上にＮｉ、へｇ、Ｃｕ等を主成分とする導電ペース
ト（７）を印刷して独立した各電極パターン部（４）を
相互に導通させる。ここで導電ペーストとは焼成して感
電体となるペーストを意味する。導電ペーストの主成分
としてＮｉ、 Ａｇ、 Ｃｕ等を選択したのは、アルミ
ナその他の焼成されたセラミック譬との間に接合力が得
られるうえ、大きい導電性を有するためである。
このようなＲ’ｒｌペースト（７）を印刷後にその表面
に更に電気絶縁層（８）を印刷しておくことが好ましく
、かくして第２図の状態とされた第１及び第２のセラミ
ンクシート＋１１、（２）は次に再び焼成されて４電ペ
ースト（７）と電気絶縁層（８）とが焼付けられる。
に更に電気絶縁層（８）を印刷しておくことが好ましく
、かくして第２図の状態とされた第１及び第２のセラミ
ンクシート＋１１、（２）は次に再び焼成されて４電ペ
ースト（７）と電気絶縁層（８）とが焼付けられる。
その後第３図に示すように焼成品の全面又は片面にＮｉ
メッキ層（９）が形成され、スルーホール部（５）の下
面にビン（６）がろう付けされたうえで第４図のように
Ｎｉ、 Ａｕによる仕上げメッキが施され、仕上げメッ
キ７１ Ｑ［１１が形成される。本発明においては各電
極パターン部（４）は相互に導通されているので、この
ようなＮｉメッキあるいは仕上げメッキの際には、各電
極パターン部（４）を個別にメッキ用電極に接続させる
必要はなく、全電掻パターン部（４）に容易かつ確実に
十分な厚さのＮｉメッキ層（９）及び仕上げメッキＩ？
！Ｑｌを形成することができる。また前述のように電気
絶縁層（８）により導電ペースト（７）の表面を覆って
おけば、導電ペースト（７）の表面にメッキ層が形成さ
れることを防止でき、高価な金メッキ液等の浪費を防止
することができる。このようにして仕上げメッキを完了
した後にセラミックシートｆｉ＋、（２）の外周側面を
研磨して導電ペースト（７）を電気絶縁層（８）ととも
に除去し、各電極パターン部（４）は電気的に独立した
最初の状態に戻されることとなる。
メッキ層（９）が形成され、スルーホール部（５）の下
面にビン（６）がろう付けされたうえで第４図のように
Ｎｉ、 Ａｕによる仕上げメッキが施され、仕上げメッ
キ７１ Ｑ［１１が形成される。本発明においては各電
極パターン部（４）は相互に導通されているので、この
ようなＮｉメッキあるいは仕上げメッキの際には、各電
極パターン部（４）を個別にメッキ用電極に接続させる
必要はなく、全電掻パターン部（４）に容易かつ確実に
十分な厚さのＮｉメッキ層（９）及び仕上げメッキＩ？
！Ｑｌを形成することができる。また前述のように電気
絶縁層（８）により導電ペースト（７）の表面を覆って
おけば、導電ペースト（７）の表面にメッキ層が形成さ
れることを防止でき、高価な金メッキ液等の浪費を防止
することができる。このようにして仕上げメッキを完了
した後にセラミックシートｆｉ＋、（２）の外周側面を
研磨して導電ペースト（７）を電気絶縁層（８）ととも
に除去し、各電極パターン部（４）は電気的に独立した
最初の状態に戻されることとなる。
（発明の効果）
本発明は以上の説明からも明らかなように、第１のセラ
ミックグリーンシートと第２のセラミックグリーンシー
トとを積層し焼成したときに第１のセラミックシートの
外周側面に点状に露出する電極パターン部を有効に利用
し、その表面にＮｉ、＾１．Ｃｕ等のような焼成された
セラミック質との親和性及び導電性に優れた金属を主成
分とする導電ペーストを印刷することにより個々独立し
た電極パターン部を相互に電気的に導通させたものであ
るから、従来のようにセラミックシートを太き目に製造
する等の方法を取らなくても各電極パターン部の表面に
十分な厚さのめっき層を容易に形成することができる。
ミックグリーンシートと第２のセラミックグリーンシー
トとを積層し焼成したときに第１のセラミックシートの
外周側面に点状に露出する電極パターン部を有効に利用
し、その表面にＮｉ、＾１．Ｃｕ等のような焼成された
セラミック質との親和性及び導電性に優れた金属を主成
分とする導電ペーストを印刷することにより個々独立し
た電極パターン部を相互に電気的に導通させたものであ
るから、従来のようにセラミックシートを太き目に製造
する等の方法を取らなくても各電極パターン部の表面に
十分な厚さのめっき層を容易に形成することができる。
従って本発明の方法によればセラミックシートの端部を
折り取る必要がなく、これに伴なうクラックの発生等の
おそれもないうえ、メソキ工程後に導電厚膜ペーストは
側面研磨により容易に除去されるのでパッケージの外周
側面は平滑面となる利点もある。なお前述のように導電
ペーストの表面に電気絶縁層を印刷しておけば高価な金
のようなメッキ金属の無駄を省くことも可能となる。よ
って本発明は従来の問題点を解消した半導体素子用パフ
ケージの製造方法として、産業の発展に寄与するところ
は極めて大きいものである。
折り取る必要がなく、これに伴なうクラックの発生等の
おそれもないうえ、メソキ工程後に導電厚膜ペーストは
側面研磨により容易に除去されるのでパッケージの外周
側面は平滑面となる利点もある。なお前述のように導電
ペーストの表面に電気絶縁層を印刷しておけば高価な金
のようなメッキ金属の無駄を省くことも可能となる。よ
って本発明は従来の問題点を解消した半導体素子用パフ
ケージの製造方法として、産業の発展に寄与するところ
は極めて大きいものである。
【図面の簡単な説明】
第１図、第２図、第３図、第４図は本発明の工程を示す
断面図、第５図は従来工程を説明するための平面図であ
る。 （１）：第１のセラミックグリーンシート、（２）：第
２のセラミックグリーンシート、（３）：メクライズ部
、（４）：電極パターン部、（５）ニスルーホール部、
（７）：導電ペースト。 ｊＩ ３ 図
断面図、第５図は従来工程を説明するための平面図であ
る。 （１）：第１のセラミックグリーンシート、（２）：第
２のセラミックグリーンシート、（３）：メクライズ部
、（４）：電極パターン部、（５）ニスルーホール部、
（７）：導電ペースト。 ｊＩ ３ 図
Claims (1)
- 【特許請求の範囲】 １、半導体素子が装着されるメタライズ部と、半導体素
子と接続される電極パターン部と、外部端子と、それへ
の接続用のスルーホール部のメタライズとが形成された
単層又は複層の第１のセラミックグリーンシート上に更
に半導体素子を気密封着するための第２のセラミックグ
リーンシートを積層し所要外形寸法にナイフカットして
焼成したうえ第１のセラミックシートの外周側面に露出
させたメタライズ部の表面にＮｉ、Ａｇ、Ｃｕ等を主成
分とする導電ペーストを印刷してこれを焼付け、その後
メッキを施したうえこの導電ペーストを除去することを
特徴とする半導体素子用パッケージの製造方法。 ２、導電ペーストの印刷後にその表面に電気絶縁層を印
刷したうえ焼付け、その後メッキを施す特許請求の範囲
第１項記載の半導体素子用パッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5769886A JPS62214648A (ja) | 1986-03-15 | 1986-03-15 | 半導体素子用パツケ−ジの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5769886A JPS62214648A (ja) | 1986-03-15 | 1986-03-15 | 半導体素子用パツケ−ジの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62214648A true JPS62214648A (ja) | 1987-09-21 |
| JPH0459778B2 JPH0459778B2 (ja) | 1992-09-24 |
Family
ID=13063155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5769886A Granted JPS62214648A (ja) | 1986-03-15 | 1986-03-15 | 半導体素子用パツケ−ジの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62214648A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5067007A (en) * | 1988-06-13 | 1991-11-19 | Hitachi, Ltd. | Semiconductor device having leads for mounting to a surface of a printed circuit board |
| US5094969A (en) * | 1989-09-14 | 1992-03-10 | Litton Systems, Inc. | Method for making a stackable multilayer substrate for mounting integrated circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816552A (ja) * | 1981-07-22 | 1983-01-31 | Fujitsu Ltd | 半導体素子用パッケ−ジ |
| JPS5851544A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | 半導体装置のパツケ−ジ |
-
1986
- 1986-03-15 JP JP5769886A patent/JPS62214648A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816552A (ja) * | 1981-07-22 | 1983-01-31 | Fujitsu Ltd | 半導体素子用パッケ−ジ |
| JPS5851544A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | 半導体装置のパツケ−ジ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5067007A (en) * | 1988-06-13 | 1991-11-19 | Hitachi, Ltd. | Semiconductor device having leads for mounting to a surface of a printed circuit board |
| US5094969A (en) * | 1989-09-14 | 1992-03-10 | Litton Systems, Inc. | Method for making a stackable multilayer substrate for mounting integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0459778B2 (ja) | 1992-09-24 |
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