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JPS62162362A - Ｍｏｓ型集積回路及びその製造方法 - Google Patents

Ｍｏｓ型集積回路及びその製造方法

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Publication number
JPS62162362A
JPS62162362A JP61003796A JP379686A JPS62162362A JP S62162362 A JPS62162362 A JP S62162362A JP 61003796 A JP61003796 A JP 61003796A JP 379686 A JP379686 A JP 379686A JP S62162362 A JPS62162362 A JP S62162362A
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JP
Japan
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source
silicide
drain
gate
insulating film
Prior art date
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Pending
Application number
JP61003796A
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English (en)
Inventor
Katsuhiro Tsukamoto
塚本　克博
Tatsuhiko Ikeda
龍彦 池田
Tatsuro Okamoto
岡本　龍郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US07/001,027 priority patent/US4916508A/en
Publication of JPS62162362A publication Critical patent/JPS62162362A/ja
Pending legal-status Critical Current

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＭＯＳ型集積回路及びその製造方法に関し
、特に該集積回路に使用されるＭＯＳトランジスタの性
能を向上し、かつ集積度を飛躍的に高める新しい素子構
造及びその製造方法に関するものである。
〔従来の技術〕
第３図（ａｌは、従来のＭＯＳトランジスタの断面構造
を示し、第３図（ｂｌはその等価回路を示す。
図において、１は半導体基板、２は厚い絶縁膜からなる
素子分離領域、３はゲート絶縁膜、４はゲート電極、５
，５ａはソース・ドレイン領域、６は厚い絶縁膜、７は
アルミ配線である。
上記ゲート電極４は、従来、高濃度に不純物をドープさ
れた多結晶シリコンで形成されていたが、シート抵抗が
数１０Ω／口あるため、パターンが微細下されるにつれ
て、抵抗が非常に高（なり、最近では、高融点金属のシ
リサイドと多結晶シリコンの二層構造を有するゲート電
極が使用されつつある。
一方、ソース・ドレインの拡散層は、素子の微細化に伴
って、浅い接合深さが要求されるため、シート抵抗が大
幅に増大する傾向にある。例えば０．２μｍ程度のＮ十
型拡散層ではシート抵抗は、５０〜１００Ω／口となり
、また同程度のＰ中型拡散層では、１００〜２００Ω／
口のシート抵抗となり、コンタクトからゲート端子まで
の寄生的抵抗ＲｓやＲｅ　が素子の高性能化の阻害要因
となっている。
また、ソース・ドレインの拡散層は、コンタクト・ホー
ルを形成するため、かなりの程度の面積を必要としかつ
配線の一部として使用される場合も多いため、基板との
間にできる寄生的容量ｃｓ。
Ｃ，も無視しえない値を持ち、素子の高性能化を阻げる
要因となっている。
また拡散層を配線の一部として使用するには、抵抗が高
くなりすぎるため、内部配線は、アルミ配線７又は、高
融点金属シリサイドを用いたゲート電極４と同じ構造の
配線を使用せねばならない。
〔発明が解決しようとする問題点〕
従来のＭＯＳＩ−ランジスタは以上のように構成されて
いるので、拡散層とこれらの内部配線とを接続するだめ
のコンタクトが必須であり、その形成において種々の重
ね合せ精度を保証するにはがなりの面積を必要とし、か
つ大規模集積凹路においてはコンタクトの数が膨大とな
り、その不良発生率が集積回路の歩留を左右することに
なる。
この発明は、上記のような問題点を解消するためになさ
れたもので、ゲート電極の抵抗を低下させるとともに、
ソース・ドレイン拡散層のシート抵抗を大幅に減少させ
、かつソース・ドレインの拡散層からコンタクトホール
を介することなく、そのままこれらの領域を低抵抗の内
部配線をすることが可能なＭＯＳ型集積回路とその製造
方法を提供することを目的とする。
〔問題点を解決するための手段〕
この発明に係るＭＯＳ型集積回路及びその製造方法は、
ＭＯＳ）ランジスタのチャネル領域のみ単結晶シリコン
とし、ソース・ドレイン及びその他の拡散層は、埋込み
絶縁膜の上に成長させた多結晶シリコン層により形成す
るとともに、ゲート電極及びソース・ドレイン等の拡散
層の表面には高融点金属シリサイドを形成したものであ
る。
〔作用〕
この発明においては、ソース・ドレイン及びその他の拡
散層が、埋込み絶縁膜上に成長させた多結晶シリコン層
内に形成されているため、ソース・ドレイン等の拡散層
と基板との間の寄生容量が極めて小さい。また、ゲート
電極と拡散層の表面には、高融点金属シリサイドが形成
されるため、極めて抵抗の低いソース・ドレイン領域が
得られるとともに、コンタクト・ホールを介さずソース
・ドレインから低抵抗の配線へ電極の取り出しを行なう
構造を実現することができる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図（ａ）、　（ｔ＋）、　（Ｃ）は、本発明の一実
施例によるＭＯＳ）ランジスクの平面図、そのＸ−Ｘ’
力方向断面図およびＹ−Ｙ’方向の断面図であり、図に
おいて、１は半導体基板、１ａはエピタキシャル層、２
は素子分離領域、３はゲート絶縁膜、４はゲート電極、
５，５ａはソース・ドレイン領域、６は厚い絶縁膜、７
はアルミ配線、８は埋込み絶縁膜、９．９３は高融点金
属シリサイド、１０はゲート側壁サイドウオールである
。また上記断面図から分かるように、チャネル領域はシ
リコン基板１上に成長させたエピタキシャル層内に形成
されているが、ソース・ドレイン領域５，５ａは埋込み
絶縁膜８の上に成長させた多結晶シリコン層内に形成さ
れているため、ソース・ドレインと基板間の寄生容量は
、大幅に小さくなる。また、ゲート電極４とソース・ド
レイン５，５ａの表面には、ゲート側壁サイドウオール
１０を利用して、自己整合的に高融点金゛屈シリサイド
９，９ａが形成されているので、ゲート電極とソース・
ドレインの抵抗は著しく小さい。またソース・トレイン
の拡ｒＪ！１．層は、そのまま低抵抗の内部配線として
も利用できるため、ソース・ドレインからコンタクト・
ホールを介さず連続的に内部配線へ移行する構造となっ
ている。このため、種々の歩留低下要因をかかえている
コンタクト・ホールの数を大幅に減少させることができ
るとともに、コンタクト・ホールの占める面積を省くこ
とが可能となり、集積度を高めることができる。
以下、本発明の一実施例による製造方法を第２図を用い
て説明する。
まず第２図（ａ）に示すように半導体基板１の表面に、
トランジスタのチャネル領域に相当する部分に開口部を
有する酸化シリコン等の絶縁膜８のパターンを形成する
（第１の工程）。この際絶縁膜８のパターンは、素子の
表面の平坦性をそこなわないように半導体基板１を浅く
エツチングしてから絶縁膜を形成する、いわゆるリセス
（ｒｅｃｅｓｓｅｄ　）構造にするのが好ましい。
つぎに、第２図（ｂｌに示すように、半導体基板１の表
面にエピタキシャル法により、厚さ０．３〜２μｍ程度
のシリコン膜１ａ、ｌｂを成長させる（第２の工程）。
このとき、半導体基板が露出している部分に成長したシ
リコン膜は、エピタキシャル的に単結晶シリコン１ａが
成長し、絶縁膜８の上には、多結晶のシリコン膜１ｂが
成長する。
こうして絶縁膜８が埋込まれた構造になる。
つづいて第２図（Ｃ）に示すように、成長したシリコン
膜１ａ、ｌｂを区分けする厚い絶縁膜からなる素子分離
領域２を形成する（第３の工程）。これには、通常の選
択酸化法を用いて素子分離領域にのみ厚い酸化シリコン
膜を成長させる方法を用いることができる。この際、素
子分離領域２は埋込まれた絶縁膜８と接し、能動素子は
チャネル領域を除いて下面と側面が全て絶縁膜で覆われ
た構造になる。
次に第２図（ｄｌに示すように、ゲート絶縁膜３を形成
し、その上に、多結晶シリコンからなるゲート電極４を
形成し、つづいて第２図（ｅ）に示すように、ゲート電
極４の側壁にサイド・ウオール１０を形成する（第４の
工程）。これには、基板表面全面に酸化シリコン膜等の
絶縁膜を堆積し、つづいて・反応性イオン・エツチング
等の方向性をもつエツチング法で堆積した絶縁膜をエツ
チングしてゲート電極４の側壁にのみ絶縁膜ｌＯを残す
方法を用いることができる。さらに、ゲート電極４をマ
スクに高濃度の不純物をイオン注入して、ソース・ドレ
イン領域５．５ａを形成する（第４の工程）。このとき
、ソース・ドレイン領域５，５ａは多結晶シリコン層１
ｂから、単結晶シリコンＪＷ１ａの領域へある程度拡散
させ、トランジスタのチャネル領域を単結晶シリコン層
１ａの領域内にのみ形成することが、トランジスタのリ
ーク電流を低減する上で決定的に重要である。
つづいて、第２図（ｆ）に示すように、サイド・ウオー
ル１０を利用して、ソース・ドレインをゲートの表面に
自己整合的に高融点金属シリサイド９゜９ａを形成する
（第５の工程）。これには文献「セルフ−アライン　チ
タニウム　シリサイディジョン　バイ　ランプ　アニー
リング」エクステンプイツト　アブストラクト　オン　
ザ　１６スコンフエレンス　オン　ソリッド　ステイト
　デバイス　アンド　マテリアルズ　神戸　１９８４．
４７ページ（“Ｓｅｌｆ−Ａｌｉｇｎｅｄ　Ｔｉｔａｎ
ｉｕｍ　５ｉｌｉｃｉｄａｔｉｏｎｂｙ　Ｌａｍｐ　　
Ａｎｎｅａｌｉｎｇ　”Ｅｘｔｅｎｄｅｄ　Ａｂｓｔｒ
ａｃｔ　ｏｆｔｈｅ　１６ｔｈ　　Ｃｏｎｆｅｒｅｎｃ
ｅ　ｏｎ　５ｏｌｉｄ　Ｄｅｖｉｃｅｓ　ａｎｄＭａｔ
ｅｒｉａｌｓ、　　Ｋｏｂｅ　１９８４．ｐａｇｅ４７
）に示されているように、まず、基板表面に、チタン等
の高融点金属をスパッタリング法などで堆積し、そのあ
と、ランプ加熱法などで６００℃程度の熱処理を行なう
と、シリコンと接していた部分のみチタン・シリサイド
等の高融点金属シリサイドが形成され、素子分離領域２
あるいはサイドウオールｌＯ等の絶縁膜の上では、チタ
ン等の高融点金属が未反応のまま残される。この未反応
の高融点金属のみを選択的に除去することにより、自己
整合的に高融点金属シリサイドを形成することが可能で
ある。こうして、トランジスタのソース・ドレインとゲ
ートの表面に、高融点金属シリサイド９，９ａが形成さ
れ、ソース・ドレイン及びゲートは２Ω／口以下の極め
て低いシート抵抗をもつことになる。
また、ソース・ドレインと同様に拡散層で形成された配
線の表面にも、高融点金属シリサイドが形成されるため
、これは２Ω／口以下の極めて低い抵抗を有することに
なり、ソース・ドレインからコンタクト・ホールを介さ
ず連続的に配線に移行する構造を実現することが可能に
なる。またこの拡散層による配線は、埋込み絶縁膜８に
より、基板と完全に分離されているため、寄生容量の極
めて小さな配線となっている。
つづいて、第２図（ｇｌに示すように、厚い絶縁膜６を
堆積し、コンタクト・ホールを開口したのち、第２図（
ｈｌに示すように、アルミ配線７を施して素子の製造工
程を完了するく第６の工程）。
このように本実施例ではソース・ドレイン及びその多結
晶シリコン層の拡散層が、埋込み絶縁膜上に成長させた
多結晶シリコン層内に形成されているため、ソース・ド
レイン等の拡散層と基板との間の寄生容量が極めて小さ
い。またゲート電極と拡散層の表面には高融点金属シリ
サイドが形成されるため、極めて抵抗の低いゲート電極
及びソース・ドレイン領域が得られるとともに、ソース
・ドレイン領域からコンタクト・ホールを介さず、低抵
抗の配線へ連続的に移行する構造を実現することができ
る。
なお、上記実施例では、単極性のＭＯＳ型集積回路を例
にとって説明したが、本発明は相補性ＭＯＳ（ＣＭＯＳ
）型集積回路にも通用でき、この場合には、上記実施例
の効果に加えてラッチ・アップ現象をほとんど引き起こ
さないという、特筆すべき効果も発揮する。
〔発明の効果〕
以上のように、この発明にかかるＭＯＳ型集積回路及び
その製造方法によれば、ソース・ドレイン及びその他の
拡散層を埋込み絶縁膜上の多結晶シリコン層内に形成し
たので、ソース・ドレイン拡散層のシート抵抗を大幅に
減少でき、しかもコンタクト・ホールを介することな（
ソース・ドレインの拡散層から低抵抗の内部配線に接続
を行なうことができる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例によるＭＯＳ型集積回路の
構造を示す平面図及び断面図、第２図はこの発明の一実
施例によるＭＯＳ型集積回路の製造方法を示す工程断面
図、第３図は従来のＭＯＳトランジスタの構造を示す断
面図及び等価回路図である。 図において、１は半導体基板、１ａはエピタキシャル層
、２は素子分離領域、３はゲート絶縁膜、４はゲート電
極、５，５°はソース・ドレイン、６は厚い絶縁膜、７
はアルミ配線、８は埋込み絶縁膜、９は高融点金属シリ
サイド、１０はゲート側壁サイドウオールである。 なお図中同一符号は同−又は相当部分を示す。

Claims (5)

    【特許請求の範囲】
  1. （１）ＭＯＳ型集積回路において、 トランジスタのチャネル領域は単結晶のエピタキシャル
    層からなり、 トランジスタのソース・ドレイン領域及び拡散層による
    配線領域は埋込み絶縁膜上に成長させた多結晶シリコン
    層からなることを特徴とするＭＯＳ型集積回路。
  2. （２）上記ソース・ドレイン領域及び拡散層による配線
    領域の表面に高融点金属またはそのシリサイドを有する
    ことを特徴とする特許請求の範囲第１項記載のＭＯＳ型
    集積回路。
  3. （３）上記高融点金属のシリサイドは、上記ゲートの側
    壁に形成した絶縁物からなるスペーサにより上記ゲート
    及びソース・ドレイン領域の表面に自己整合的に形成さ
    れたものであることを特徴とする特許請求の範囲第２項
    記載のＭＯＳ型集積回路。
  4. （４）上記高融点金属としてモリブデン、タングステン
    を、また上記高融点金属シリサイドとしてチタン・シリ
    サイド、タングステン・シリサイド、モリブデン・シリ
    サイド、タンタル・シリサイド、ジルコニウム・シリサ
    イド等を用いることを特徴とする特許請求の範囲第２項
    又は第３項記載のＭＯＳ型集積回路。
  5. （５）トランジスタのチャネル領域に相当する部分に開
    口部を有する厚い絶縁膜パターンを、半導体基板表面に
    形成する第１の工程、 上記半導体基板表面にエピタキシャル法によりシリコン
    膜を形成し、チャネル領域には単結晶シリコンを、また
    厚い絶縁膜上には多結晶シリコンを成長させる第２の工
    程、 上記成長させたシリコン層内に活性領域を区画する素子
    分離領域を形成する第３の工程、 上記活性領域内にトランジスタのゲートとソース・ドレ
    インを形成する第４の工程、 上記ゲートとソース・ドレインの表面に自己整合的に高
    融点金属のシリサイドを形成する第５の工程、 そののち表面全面に厚い絶縁膜を堆積したのち、コンタ
    クト・ホールを開口し、アルミ配線を施す第６の工程を
    含むことを特徴とするＭＯＳ型集積回路の製造方法。
JP61003796A 1986-01-10 1986-01-10 Ｍｏｓ型集積回路及びその製造方法 Pending JPS62162362A (ja)

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