JPS62125593A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62125593A JPS62125593A JP60267723A JP26772385A JPS62125593A JP S62125593 A JPS62125593 A JP S62125593A JP 60267723 A JP60267723 A JP 60267723A JP 26772385 A JP26772385 A JP 26772385A JP S62125593 A JPS62125593 A JP S62125593A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- pair
- circuit
- sense amplifier
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体記憶Ｈ置に関し、特に、大容量のランダ
ムアクセスメモリに関するものである。
ムアクセスメモリに関するものである。
（従来の技術）
１トランジスタ型のランダム・アクセスメモリ（以下Ｒ
ＡＭと呼ぶ。）では、メモリセルのストレージ容量に貯
わえられた電荷を、スイッチトランジスタを介してビッ
ト線に伝え、その信号を高感度のセンス増幅器で増幅し
、出力信号として送り出すと同時に、当該メモリセルに
増幅された信号を再書き込みする方式がとられる。
ＡＭと呼ぶ。）では、メモリセルのストレージ容量に貯
わえられた電荷を、スイッチトランジスタを介してビッ
ト線に伝え、その信号を高感度のセンス増幅器で増幅し
、出力信号として送り出すと同時に、当該メモリセルに
増幅された信号を再書き込みする方式がとられる。
１トランジスタ型のＲＡＭの従来例としては、例えば、
１９８４年２月に開催されたアイ・イー・イー・イー。
１９８４年２月に開催されたアイ・イー・イー・イー。
インターナショナル・ソリッドステート・サーキッツ・
コンファレンス（１９８４１ＥＥＥ ＩＮＴＥＲＮＡＴ
Ｉ○ＮＡＬＳＯＬＩＤ−８ＴＡＴＥ ＣＩＲＣＵＩＴＳ
Ｃ０ＮＦＥＲＥＮＣＥ）のダイジェスト・オブ・テク
ニカル・ペーパーズ（ＩＳＳＣＣＤＩＧＥＳＴ ＯＦ
ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ８）第２７８〜２７９
頁（１９８４年２月会議時に同時頒布）に掲載されたｒ
ＣＭＯ８ＩＩＩ技術によるサブ１００ｎｓｅｃ ２５
６Ｋ ＤＲＡＭ（”ＡＳｕｂ １００ｎｓ ２５６Ｋ
ＤＲＡＭ ｉｎ Ｃ０Ｍ５ ＩＩＩ Ｔｅｃｈｎｏｌｏ
ｇｙ”） Ｊと題するクン（Ｒｏｇｅｒ １． Ｋｕｎ
ｇ）氏等の論文等に紹介されたものがある。
コンファレンス（１９８４１ＥＥＥ ＩＮＴＥＲＮＡＴ
Ｉ○ＮＡＬＳＯＬＩＤ−８ＴＡＴＥ ＣＩＲＣＵＩＴＳ
Ｃ０ＮＦＥＲＥＮＣＥ）のダイジェスト・オブ・テク
ニカル・ペーパーズ（ＩＳＳＣＣＤＩＧＥＳＴ ＯＦ
ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ８）第２７８〜２７９
頁（１９８４年２月会議時に同時頒布）に掲載されたｒ
ＣＭＯ８ＩＩＩ技術によるサブ１００ｎｓｅｃ ２５
６Ｋ ＤＲＡＭ（”ＡＳｕｂ １００ｎｓ ２５６Ｋ
ＤＲＡＭ ｉｎ Ｃ０Ｍ５ ＩＩＩ Ｔｅｃｈｎｏｌｏ
ｇｙ”） Ｊと題するクン（Ｒｏｇｅｒ １． Ｋｕｎ
ｇ）氏等の論文等に紹介されたものがある。
上記論文に紹介されたＲＡＭの構成を第３図に示す。す
なわち、本ＲＡＭは、Ｘデコーダ、Ｙデコーダ、互いに
同数且つ、複数個のメモリセルが接続したビット線対Ｂ
ＬＩ、ＢＩコ及びＢＬ２．ＢＬ２．センス増幅器１、ビ
ット線プルアップ回路２１，２２、相補入出力データ線
Ｉ１０．Ｉ１０、ゲートをコラム選択線φ７に接続し、
前記データ線Ｉ１０．Ｉ１０とビット線ＢＬＩ、酊１を
それぞ九ソース、ドレインに接続するスイッチトランジ
スタＱｌ、Ｑ２、ゲートをクロック信号φ１に接続し、
前記センス増幅器１への入出力端子Ｎｌ、Ｎ２とビット
線ＢＬＩ、ＢＬＩをそれぞれソース、ドレインに接続す
るスイッチトランジスタＱ３．Ｑ４、ゲートをクロック
信号ｐ２に接続し、前記センス増幅器１への入出力端子
Ｎｌ、Ｎ２とビット線ＢＬ２．ＢＬ２をそれぞれソース
、ドレインに接続するスイッチトランジスタＱ５．Ｑ６
とから成る。又、第３図には、典型的なメモリセルとし
て、ワード線Ｗ１、ビット線ＢＬＩに接続するメモリセ
ル３、ワードＷ２、ビット線用］に接続するメモリセル
４、ワード線Ｗ３、ビット線ＢＬ２に接続するメモリセ
ル５、ワード線Ｗ４、ビット線ＢＬ２に接続するメモリ
セル６が示されている。第３図の従来例にＲＡＭでは、
メモリ動作の開始前にビット線の電圧が電源電圧ＶＣＣ
の１／２の電圧にプリチャージされており、メモリ動作
の開始とともに、Ｘデコーダで選択されたワード線が高
レベル電圧になると、選択されたメモリセルの情報がビ
ット線に読み出される。この時、あらかじめ、選択され
るワード線とセンス増幅器１に対して反対に位置するビ
ット線対は、センス増幅器１から電気的に絶縁される。
なわち、本ＲＡＭは、Ｘデコーダ、Ｙデコーダ、互いに
同数且つ、複数個のメモリセルが接続したビット線対Ｂ
ＬＩ、ＢＩコ及びＢＬ２．ＢＬ２．センス増幅器１、ビ
ット線プルアップ回路２１，２２、相補入出力データ線
Ｉ１０．Ｉ１０、ゲートをコラム選択線φ７に接続し、
前記データ線Ｉ１０．Ｉ１０とビット線ＢＬＩ、酊１を
それぞ九ソース、ドレインに接続するスイッチトランジ
スタＱｌ、Ｑ２、ゲートをクロック信号φ１に接続し、
前記センス増幅器１への入出力端子Ｎｌ、Ｎ２とビット
線ＢＬＩ、ＢＬＩをそれぞれソース、ドレインに接続す
るスイッチトランジスタＱ３．Ｑ４、ゲートをクロック
信号ｐ２に接続し、前記センス増幅器１への入出力端子
Ｎｌ、Ｎ２とビット線ＢＬ２．ＢＬ２をそれぞれソース
、ドレインに接続するスイッチトランジスタＱ５．Ｑ６
とから成る。又、第３図には、典型的なメモリセルとし
て、ワード線Ｗ１、ビット線ＢＬＩに接続するメモリセ
ル３、ワードＷ２、ビット線用］に接続するメモリセル
４、ワード線Ｗ３、ビット線ＢＬ２に接続するメモリセ
ル５、ワード線Ｗ４、ビット線ＢＬ２に接続するメモリ
セル６が示されている。第３図の従来例にＲＡＭでは、
メモリ動作の開始前にビット線の電圧が電源電圧ＶＣＣ
の１／２の電圧にプリチャージされており、メモリ動作
の開始とともに、Ｘデコーダで選択されたワード線が高
レベル電圧になると、選択されたメモリセルの情報がビ
ット線に読み出される。この時、あらかじめ、選択され
るワード線とセンス増幅器１に対して反対に位置するビ
ット線対は、センス増幅器１から電気的に絶縁される。
例えば、第３図において、ワード線Ｗ３が選択されると
すると、まず、クロック信号φ１が高レベル電圧から低
レベル電圧に下がり、ビット線ＢＬＩ、ＢＬＩはセンス
増幅器１から電気的に分離される。他方、クロック信号
醪は高レベル電圧を維持し、スイッチトランジスタＱ５
．Ｑ６は導通状態を保つ。次に、ワード線Ｗ３が低レベ
ル電圧から高レベル電圧に上がると、メモリセル５の情
報がビット線ＢＬ２に読み出される一方、ビット線画は
プリチャージ電圧を保つ。この結果、ビット線対ＢＬ２
とＢＬ２の間に、メモリセル容量Ｃｓとビット線容量Ｃ
Ｂの容量分割で決まる微少な電位差が生じ、センス増幅
器１を活性化する事によって微少電位差が増幅される。
すると、まず、クロック信号φ１が高レベル電圧から低
レベル電圧に下がり、ビット線ＢＬＩ、ＢＬＩはセンス
増幅器１から電気的に分離される。他方、クロック信号
醪は高レベル電圧を維持し、スイッチトランジスタＱ５
．Ｑ６は導通状態を保つ。次に、ワード線Ｗ３が低レベ
ル電圧から高レベル電圧に上がると、メモリセル５の情
報がビット線ＢＬ２に読み出される一方、ビット線画は
プリチャージ電圧を保つ。この結果、ビット線対ＢＬ２
とＢＬ２の間に、メモリセル容量Ｃｓとビット線容量Ｃ
Ｂの容量分割で決まる微少な電位差が生じ、センス増幅
器１を活性化する事によって微少電位差が増幅される。
その後、クロック信号婬が低レベル電圧から高レベル電
圧に上がり、更に、Ｙデコーダによって選択されたコラ
ム選択線φ７が低レベル電圧から高レベル電圧に上がっ
て、メモリセル情報がビット線対ＢＬＩ、ＢＬＩから入
出力データ線Ｉ１０．Ｉ１０に伝えられ、読み出しが終
了する。これと同時に、ビット線プルアップ回路２１゜
２２が活性化されて、ビット線の高レベル電圧が電源電
圧ＶＣＣまで上げられ、メモリセルへの再書き込みが行
なわれる。
圧に上がり、更に、Ｙデコーダによって選択されたコラ
ム選択線φ７が低レベル電圧から高レベル電圧に上がっ
て、メモリセル情報がビット線対ＢＬＩ、ＢＬＩから入
出力データ線Ｉ１０．Ｉ１０に伝えられ、読み出しが終
了する。これと同時に、ビット線プルアップ回路２１゜
２２が活性化されて、ビット線の高レベル電圧が電源電
圧ＶＣＣまで上げられ、メモリセルへの再書き込みが行
なわれる。
（発明が解決しようとする問題点）
ところで、第３図に示したような従来の１トランジスタ
型ＲＡＭでは、１つのビット線に多数のメモリセルが結
合されているため、メモリが大容量化するにつれて、ビ
ット線に結合するメモリセルの個数が増え、ビット線容
量ＣＢが大きくなって、メモリセルのストレージ容量Ｃ
ｓとの分割比ＣＢ／Ｃ３も大きくなる。すると、セルの
読み出し時にビット線対に生じる信号電位差は分割比Ｃ
Ｂ／Ｃ８に反比例するため、非常に小さくなってしまい
、動作マージンが低下する欠点があった。更に、センス
・ビット線のレイアウトにおいて、一方のビット線プル
アップ回路上をビット線対が走るため、コラム側のレイ
アウトピッチを小さくする事が困難になり、集積密度の
高いＲＡＭが実現できない欠点もあった。
型ＲＡＭでは、１つのビット線に多数のメモリセルが結
合されているため、メモリが大容量化するにつれて、ビ
ット線に結合するメモリセルの個数が増え、ビット線容
量ＣＢが大きくなって、メモリセルのストレージ容量Ｃ
ｓとの分割比ＣＢ／Ｃ３も大きくなる。すると、セルの
読み出し時にビット線対に生じる信号電位差は分割比Ｃ
Ｂ／Ｃ８に反比例するため、非常に小さくなってしまい
、動作マージンが低下する欠点があった。更に、センス
・ビット線のレイアウトにおいて、一方のビット線プル
アップ回路上をビット線対が走るため、コラム側のレイ
アウトピッチを小さくする事が困難になり、集積密度の
高いＲＡＭが実現できない欠点もあった。
本発明の目的は、従来のＲＡＭに比べてビット線容量Ｃ
Ｂが実効的に小さくなり、大容量化が容易に実現できる
半導体記憶装置を提供することであり、更に他の目的は
、コラム側のレイアウトピ・ソチが小さいため、高密度
化が可能な大容量半導零記憶装置を提供することである
。
Ｂが実効的に小さくなり、大容量化が容易に実現できる
半導体記憶装置を提供することであり、更に他の目的は
、コラム側のレイアウトピ・ソチが小さいため、高密度
化が可能な大容量半導零記憶装置を提供することである
。
（問題を解決するための手段）
本発明の半導体記憶装置は、マトリックス状に配置した
メモリセルと、メモリセルのスイッチゲートを列方向に
接続する複数本のワード線と、メモリセルのビット端子
を行方向に接続する複数対のビット線と、前記複数本の
ワード線の一つを選択するＸデコーダと、前記複数対の
ビ・ノド線の一対を選択するＹデコーダと、前記複数の
ビ・７ト線対にそれぞれ接続するセンス増幅器とビ・ノ
ド線電圧プルアップ回路とを備え、前記複数のビット線
対の一方の端に前記ビット線プルアップ回路を、他方の
端に対となる入出力データ線を配置し、更に該複数のビ
ット線対を中央で２分割するとともに、分割されたビッ
ト線対の間に前記センス増幅器を配置し、前記分割され
た第１のビット線対の一方の端を対を成す第１のスイッ
チゲートを介して前記入出力データ線に、他方の端を対
を成す第２のスイッチゲートを介して前記センス増幅器
に、それぞれ結合するとともに、前記分割された第２の
ビット線対の一方の端を対を成す第３のスイッチゲート
を介して前記ビット線プルアップ回路に、他方の端を成
す第４のスイッチゲートを介して前記センス増幅器に、
それぞれ結合する事を特徴とした半導体記憶装置である
。
メモリセルと、メモリセルのスイッチゲートを列方向に
接続する複数本のワード線と、メモリセルのビット端子
を行方向に接続する複数対のビット線と、前記複数本の
ワード線の一つを選択するＸデコーダと、前記複数対の
ビ・ノド線の一対を選択するＹデコーダと、前記複数の
ビ・７ト線対にそれぞれ接続するセンス増幅器とビ・ノ
ド線電圧プルアップ回路とを備え、前記複数のビット線
対の一方の端に前記ビット線プルアップ回路を、他方の
端に対となる入出力データ線を配置し、更に該複数のビ
ット線対を中央で２分割するとともに、分割されたビッ
ト線対の間に前記センス増幅器を配置し、前記分割され
た第１のビット線対の一方の端を対を成す第１のスイッ
チゲートを介して前記入出力データ線に、他方の端を対
を成す第２のスイッチゲートを介して前記センス増幅器
に、それぞれ結合するとともに、前記分割された第２の
ビット線対の一方の端を対を成す第３のスイッチゲート
を介して前記ビット線プルアップ回路に、他方の端を成
す第４のスイッチゲートを介して前記センス増幅器に、
それぞれ結合する事を特徴とした半導体記憶装置である
。
（作用）
本発明による半導体記（：！装置は、ビット線プルアッ
プ回路と入出力データ線がビット線対の両側に、センス
増幅器が分割されたビット線対の中央に、それぞれ配置
されている。更に、前記プルアップ回路及びセンス増幅
器は分割されたビット線対にスイッチトランジスタを介
して結合される。従って、１本のワード線が選択されて
、メモリセル情報が分割されたビット線対に読み出され
る時に、該ビット線対とセンス増幅器とを結合する１対
のスイッチトランジスタのみを導通させ、その他のスイ
ッチトランジスタを非導通にする事によって、読み出し
時のビット線容量として分割された他方のビット線容量
及びビット線プルアップ回路の入出力端子容量が除かれ
るため、実効的なビット線容量が減少し、メモリセルか
らビット線への読み出し信号が大きくなる利点を有する
。
プ回路と入出力データ線がビット線対の両側に、センス
増幅器が分割されたビット線対の中央に、それぞれ配置
されている。更に、前記プルアップ回路及びセンス増幅
器は分割されたビット線対にスイッチトランジスタを介
して結合される。従って、１本のワード線が選択されて
、メモリセル情報が分割されたビット線対に読み出され
る時に、該ビット線対とセンス増幅器とを結合する１対
のスイッチトランジスタのみを導通させ、その他のスイ
ッチトランジスタを非導通にする事によって、読み出し
時のビット線容量として分割された他方のビット線容量
及びビット線プルアップ回路の入出力端子容量が除かれ
るため、実効的なビット線容量が減少し、メモリセルか
らビット線への読み出し信号が大きくなる利点を有する
。
又、センス・ビット線系のレイアウトに関してビット線
プルアップ回路上をビット線対が貫通する事がないので
、コラム側のレイアウトピッチが減少し、高集積化に適
した半導体記憶装置となる。
プルアップ回路上をビット線対が貫通する事がないので
、コラム側のレイアウトピッチが減少し、高集積化に適
した半導体記憶装置となる。
（実施例）
以下、本発明をよりよく理解するために、実施例を用い
て説明する。
て説明する。
第１図は本発明の半導体記憶装置の典型的な実施例を示
すＲＡＭの回路図である。すなわち、本ＲＡＭは、Ｘ７
′コーダ、Ｙデコーダ、互いに同数且つ、複数個のメモ
リセルが接続したビット線対ＢＬＩ、Ｂｌコ及びＢＬ２
．ＢＬ２、センス増幅器１、ビット線プルアップ回路２
、相補入出力データ線Ｉ１０．而、ゲートをコラム選択
線φ７に接続し、前記データ■１０゜ンに接続するスイ
ッチトランジスタＱｌ、Ｑ２、ゲートをタロツク信号φ
１に接続し、前記センス増幅器１への入出力端子Ｎｌ、
Ｎ２とビット線ＢＬＩ、ＢＬＩをそれぞれソース、ドレ
インに、接続するスイッチトランジスタＱ３．Ｑ４、ゲ
ートをタロツク信号＜Ｎ２１こ接続し、前記センス増幅
器１への入出力端子Ｎｌ、Ｎ２とビット線ＢＬ２．ＢＬ
２をそれぞれソース、ドレインに接続するスイッチトラ
ンジスタＱ５．Ｑ６、ゲートをクロック信号Ｌ１３に接
続し、ビット線ＢＬ２．ＢＬ２と前記プルアップ回路２
への入出力端子Ｎ３．Ｎ４をそれぞれソース、ドレイン
に接続するスイッチトランジスタＱ７ 、Ｑ８、ゲート
をクロック信号φ４に接続し、前記端子Ｎ１とＮ２をそ
れぞれソース、ドレインに接続するスイッチトランジス
タＱ９とから成る。又、図中には、典型的なメモリセル
として、ワード線Ｗ１、ビット線ＢＬＩに接続するメモ
リセル３、ワード線Ｗ２、ビット線画に接続するメモリ
セル４、ワード線Ｗ３、ビ・ノド線ＢＬ２に接続するメ
モリセル５、ワード線Ｗ４、ビット線画に接続するメモ
リセル６が示されている。
すＲＡＭの回路図である。すなわち、本ＲＡＭは、Ｘ７
′コーダ、Ｙデコーダ、互いに同数且つ、複数個のメモ
リセルが接続したビット線対ＢＬＩ、Ｂｌコ及びＢＬ２
．ＢＬ２、センス増幅器１、ビット線プルアップ回路２
、相補入出力データ線Ｉ１０．而、ゲートをコラム選択
線φ７に接続し、前記データ■１０゜ンに接続するスイ
ッチトランジスタＱｌ、Ｑ２、ゲートをタロツク信号φ
１に接続し、前記センス増幅器１への入出力端子Ｎｌ、
Ｎ２とビット線ＢＬＩ、ＢＬＩをそれぞれソース、ドレ
インに、接続するスイッチトランジスタＱ３．Ｑ４、ゲ
ートをタロツク信号＜Ｎ２１こ接続し、前記センス増幅
器１への入出力端子Ｎｌ、Ｎ２とビット線ＢＬ２．ＢＬ
２をそれぞれソース、ドレインに接続するスイッチトラ
ンジスタＱ５．Ｑ６、ゲートをクロック信号Ｌ１３に接
続し、ビット線ＢＬ２．ＢＬ２と前記プルアップ回路２
への入出力端子Ｎ３．Ｎ４をそれぞれソース、ドレイン
に接続するスイッチトランジスタＱ７ 、Ｑ８、ゲート
をクロック信号φ４に接続し、前記端子Ｎ１とＮ２をそ
れぞれソース、ドレインに接続するスイッチトランジス
タＱ９とから成る。又、図中には、典型的なメモリセル
として、ワード線Ｗ１、ビット線ＢＬＩに接続するメモ
リセル３、ワード線Ｗ２、ビット線画に接続するメモリ
セル４、ワード線Ｗ３、ビ・ノド線ＢＬ２に接続するメ
モリセル５、ワード線Ｗ４、ビット線画に接続するメモ
リセル６が示されている。
本実施例のＲＡＭは、第３図の従来例に比べて、ビア）
線プルアップ回路が分割されたビット線の片側にしか配
置されていない事、該プルアップ回路がビット線対とス
イッチトランジスタを介して結合されている点に特徴が
ある。又、ビット線プルアップ回路２と入出力データ線
用スイッチトランジスタＱｌ、Ｑ２がビット線に対して
両側に位置しているため、コラム側のレイアウトピッチ
が小さくなり、集積密度の高いＲＡＭが実現できる。
線プルアップ回路が分割されたビット線の片側にしか配
置されていない事、該プルアップ回路がビット線対とス
イッチトランジスタを介して結合されている点に特徴が
ある。又、ビット線プルアップ回路２と入出力データ線
用スイッチトランジスタＱｌ、Ｑ２がビット線に対して
両側に位置しているため、コラム側のレイアウトピッチ
が小さくなり、集積密度の高いＲＡＭが実現できる。
本実施例の回路動作を第２図の動作波形を利用して説明
する。ビット線ＢＬＩ、ＢＬＩ、ＢＬ２．ＢＬ２及び内
部端子Ｎｌ、Ｎ２．Ｎ３．Ｎ４は時刻ｔ１までに、トラ
ンジスタＱ３．Ｑ４．Ｑ５．Ｑ６．Ｑ７．Ｑ８及びＱ９
によって、Ｖ ｃｄ２の等電位にプリチャージされる。
する。ビット線ＢＬＩ、ＢＬＩ、ＢＬ２．ＢＬ２及び内
部端子Ｎｌ、Ｎ２．Ｎ３．Ｎ４は時刻ｔ１までに、トラ
ンジスタＱ３．Ｑ４．Ｑ５．Ｑ６．Ｑ７．Ｑ８及びＱ９
によって、Ｖ ｃｄ２の等電位にプリチャージされる。
時刻ｔ１で、クロック信号φ４が高レベル電圧から低レ
ベル電圧に下がると、トランジスタＱ９が非導通になり
、ビット線ＢＬＩ。
ベル電圧に下がると、トランジスタＱ９が非導通になり
、ビット線ＢＬＩ。
ＢＬ２及び内部端子Ｎｌ、Ｎ３とビット線ＢＬＩ、ＢＬ
２及び内部端子Ｎ２．Ｎ４が互いに電気的に絶縁される
。次に、時刻ｔ２でクロック信号φ４が高レベル電圧か
ら低レベル電圧に下がり、ビット線プルアップ回路２と
ビット線ＢＬ２．ＢＬ２が電気的に分離される。更に、
この時、前もってＸアドレスによって選択されるワード
線とセンス増幅器１に対して反対に位置するビット線対
がセンス増幅器１から電気的に分離される。たとえば、
いま、Ｘデコーダによってワード線Ｗ３が選択されると
すると、クロック信号線φ１が時刻ｔ２に高レベル電圧
から低レベル電圧に下がる。次に、時刻ｔ３に、ワード
線Ｗ３が低レベル電圧がら高レベル電圧に上がり、メモ
リセル５の情報がビット線ＢＬ２に伝わると、タロツク
信号０２は以前として高レベル電圧であるので、メモリ
セル情報はトランジスタＱ５を通って、センス増幅器１
への入出力端子Ｎ１に伝わる。他方、ビット線画及び端
子Ｎ２の電位はプリチャージ電圧のＶ ｃｄ２を保つ。
２及び内部端子Ｎ２．Ｎ４が互いに電気的に絶縁される
。次に、時刻ｔ２でクロック信号φ４が高レベル電圧か
ら低レベル電圧に下がり、ビット線プルアップ回路２と
ビット線ＢＬ２．ＢＬ２が電気的に分離される。更に、
この時、前もってＸアドレスによって選択されるワード
線とセンス増幅器１に対して反対に位置するビット線対
がセンス増幅器１から電気的に分離される。たとえば、
いま、Ｘデコーダによってワード線Ｗ３が選択されると
すると、クロック信号線φ１が時刻ｔ２に高レベル電圧
から低レベル電圧に下がる。次に、時刻ｔ３に、ワード
線Ｗ３が低レベル電圧がら高レベル電圧に上がり、メモ
リセル５の情報がビット線ＢＬ２に伝わると、タロツク
信号０２は以前として高レベル電圧であるので、メモリ
セル情報はトランジスタＱ５を通って、センス増幅器１
への入出力端子Ｎ１に伝わる。他方、ビット線画及び端
子Ｎ２の電位はプリチャージ電圧のＶ ｃｄ２を保つ。
この結果、センス増幅器１への入出力端子ＮｌとＮ２の
間に、メモリセル容量とＣｓビット線ＢＬ２又は町１の
全容量と入出力端子Ｎ１又はＮ２の全端子容量を加えた
容量ＣＢの容量分割で決まる微少な電位差が生じる。こ
の時、第３図の従来例とは異なり、ビット線プルアップ
回路２の入出力端子Ｎ３又はＮ４の全端子容量ＣＰがビ
ット線容量ＣＢに加わらないため、ＣＢ／Ｃ８が小さく
なり、入出力端子Ｎ１とＮ２間の電位差が大きくなる。
間に、メモリセル容量とＣｓビット線ＢＬ２又は町１の
全容量と入出力端子Ｎ１又はＮ２の全端子容量を加えた
容量ＣＢの容量分割で決まる微少な電位差が生じる。こ
の時、第３図の従来例とは異なり、ビット線プルアップ
回路２の入出力端子Ｎ３又はＮ４の全端子容量ＣＰがビ
ット線容量ＣＢに加わらないため、ＣＢ／Ｃ８が小さく
なり、入出力端子Ｎ１とＮ２間の電位差が大きくなる。
一般に、ＣＰはＣＢの１０〜３０％にもなるので、従来
例に比べてセンス増幅器１への信号電圧が１割から３割
も増加する。次に、時刻ｔ４でセンス増幅器１を活性化
する事によって微小電位差が増幅され、時刻ｔ５にクロ
ック信号φ１及び−３低レベル電圧から高レベル電圧に
上がって、増幅信号がビット線対ＢＬＩ、ＢＬＩ及びビ
ット線プルアップ回路２へ伝わる。同時に、Ｙデコーダ
によって選択されたコラム選択線φ７が低レベル電圧か
ら高レベル電圧に上がって、メモリセル情報がビット線
対ＢＬＩ、ＢＬＩがら相補入出力データ線Ｉ１０．Ｉ７
ｏに伝えられ、読み出しが終了する。次に、時刻ｔ６に
ビット線プルアップ回路２が活性化されて、ビット線の
高レベル電圧が電源電圧Ｖｃｃまで上げられ、メモリセ
ルへの再書き込みが行なわれる。
例に比べてセンス増幅器１への信号電圧が１割から３割
も増加する。次に、時刻ｔ４でセンス増幅器１を活性化
する事によって微小電位差が増幅され、時刻ｔ５にクロ
ック信号φ１及び−３低レベル電圧から高レベル電圧に
上がって、増幅信号がビット線対ＢＬＩ、ＢＬＩ及びビ
ット線プルアップ回路２へ伝わる。同時に、Ｙデコーダ
によって選択されたコラム選択線φ７が低レベル電圧か
ら高レベル電圧に上がって、メモリセル情報がビット線
対ＢＬＩ、ＢＬＩがら相補入出力データ線Ｉ１０．Ｉ７
ｏに伝えられ、読み出しが終了する。次に、時刻ｔ６に
ビット線プルアップ回路２が活性化されて、ビット線の
高レベル電圧が電源電圧Ｖｃｃまで上げられ、メモリセ
ルへの再書き込みが行なわれる。
尚、ここまでの説明はすべて、本発明のＲＡＭがｎチャ
ネル型のＭＩＳＦＥＴで作られているとしたが、ｐチャ
ネル型のＭＩＳＦＥＴで作られているとしても本質的に
同様である。更に、ビット線対とセンス増幅器及びビッ
ト線プルアップ回路を結合するトランジスタＱ３．Ｑ４
．Ｑ５．Ｑ６．Ｑ７．Ｑ８はエンハンスメント型であろ
うがディプリーション型であろうが、ゲートに印加され
るクロック信号の電圧レベルを適当に選ぶ事によって、
本実施例と同様の効果が発揮できる事はいうまでもない
。
ネル型のＭＩＳＦＥＴで作られているとしたが、ｐチャ
ネル型のＭＩＳＦＥＴで作られているとしても本質的に
同様である。更に、ビット線対とセンス増幅器及びビッ
ト線プルアップ回路を結合するトランジスタＱ３．Ｑ４
．Ｑ５．Ｑ６．Ｑ７．Ｑ８はエンハンスメント型であろ
うがディプリーション型であろうが、ゲートに印加され
るクロック信号の電圧レベルを適当に選ぶ事によって、
本実施例と同様の効果が発揮できる事はいうまでもない
。
（発明の効果）
上記の回路動作から明らかなように、本発明の半導体記
憶装置は、従来例に比べてメモリセル容量Ｃｓが等しく
ても、実効的なビット線容量ＣＢが小さくなり、メモリ
セルからビット線への読み出し信号が大きくなるため、
同一メモリ容量の場合には動作マージンが広い大容量Ｒ
ＡＭが得られる利点を有する。あるいは、従来例に比べ
て、高密度のメモリセルを使ったとしても、ビット線へ
の読み出し信号が劣化しないＲＡＭとなる。又、センス
・ビット線を構成する回路配置が従来例に比べて分散さ
れるために、コラム側のレイアウトピッチを縮小する事
が容易となり、チップ面積の小さい大容量ＲＡＭを実現
できる利点も有する。
憶装置は、従来例に比べてメモリセル容量Ｃｓが等しく
ても、実効的なビット線容量ＣＢが小さくなり、メモリ
セルからビット線への読み出し信号が大きくなるため、
同一メモリ容量の場合には動作マージンが広い大容量Ｒ
ＡＭが得られる利点を有する。あるいは、従来例に比べ
て、高密度のメモリセルを使ったとしても、ビット線へ
の読み出し信号が劣化しないＲＡＭとなる。又、センス
・ビット線を構成する回路配置が従来例に比べて分散さ
れるために、コラム側のレイアウトピッチを縮小する事
が容易となり、チップ面積の小さい大容量ＲＡＭを実現
できる利点も有する。
第１図及び第２図は、それぞれ本発明の実施例を示す半
導体記憶装置の回路図及びその動作を説明するための波
形図である。第３図は従来の半導体記憶装置の回路図で
ある。 図中の記号で、１はセンス増幅器を、２，２１．２２は
ビット線プルアップ回路を、３，４，５．６はメモリセ
ルを、Ｎｌ、Ｎ２．Ｎ３．Ｎ４は内部端子もしくはその
電圧を、Ｑｌ、Ｑ２．Ｑ３．Ｑ４．Ｑ５．Ｑ６．Ｑ７．
Ｑ８．Ｑ９はトランジスタを、ＢＬＩ、ＢＬＩ、ＢＬ２
．ＢＬ２はビット線もしくはその電圧を、φ１．φ２．
φ３，０４はクロック信号線もしくはその電圧を、Ｗｌ
、Ｗ２．Ｗ３．Ｗ４はワード線もしくはその電圧を、φ
７はコラム選択線もしくはその電圧を、Ｉｌｏ。 Ｉ７０は入出力データ線を、ｔ１〜七６は時刻を、Ｖｃ
ｃは電源電圧を、それぞれ示す。 く−ン
導体記憶装置の回路図及びその動作を説明するための波
形図である。第３図は従来の半導体記憶装置の回路図で
ある。 図中の記号で、１はセンス増幅器を、２，２１．２２は
ビット線プルアップ回路を、３，４，５．６はメモリセ
ルを、Ｎｌ、Ｎ２．Ｎ３．Ｎ４は内部端子もしくはその
電圧を、Ｑｌ、Ｑ２．Ｑ３．Ｑ４．Ｑ５．Ｑ６．Ｑ７．
Ｑ８．Ｑ９はトランジスタを、ＢＬＩ、ＢＬＩ、ＢＬ２
．ＢＬ２はビット線もしくはその電圧を、φ１．φ２．
φ３，０４はクロック信号線もしくはその電圧を、Ｗｌ
、Ｗ２．Ｗ３．Ｗ４はワード線もしくはその電圧を、φ
７はコラム選択線もしくはその電圧を、Ｉｌｏ。 Ｉ７０は入出力データ線を、ｔ１〜七６は時刻を、Ｖｃ
ｃは電源電圧を、それぞれ示す。 く−ン
Claims (1)
- マトリックス状に配置したメモリセルと、メモリセルの
スイッチゲートを列方向に接続する複数本のワード線と
、メモリセルのビット端子を行方向に接続する複数対の
ビット線と前記複数本のワード線の一つを選択するＸデ
コーダと、前記複数対のビット線の一対を選択するＹデ
コーダと、前記複数のビット線対にそれぞれ接続するセ
ンス増幅器とビット線電圧プルアップ回路とを備え、前
記複数のビット数対の一方の端に前記ビット線プルアッ
プ回路を、他方の端に対となる入出力データ線を配置し
、更に該複数のビット線対を中央で２分割するとともに
、分割されたビット線対の間に前記センス増幅器を配置
し、前記分割された第１のビット線対の一方の端を対を
成す第１のスイッチゲートを介して前記入出力データ線
に、他方の端を対を成す第２のスイッチゲートを介して
前記センス増幅器に、それぞれ結合するとともに、前記
分割された第２のビット線対の一方の端を対を成す第３
のスイッチゲートを介して前記ビット線プルアップ回路
に、他方の端を対を成す第４のスイッチゲートを介して
前記センス増幅器に、それぞれ結合する事を特徴とした
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267723A JPS62125593A (ja) | 1985-11-27 | 1985-11-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267723A JPS62125593A (ja) | 1985-11-27 | 1985-11-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62125593A true JPS62125593A (ja) | 1987-06-06 |
Family
ID=17448669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60267723A Pending JPS62125593A (ja) | 1985-11-27 | 1985-11-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62125593A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641594A (en) * | 1979-09-12 | 1981-04-18 | Toshiba Corp | Semiconductor memory unit |
| JPS5992492A (ja) * | 1982-11-19 | 1984-05-28 | Hitachi Ltd | Ｍｏｓｒａｍ半導体装置 |
| JPS60173793A (ja) * | 1984-02-17 | 1985-09-07 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-11-27 JP JP60267723A patent/JPS62125593A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641594A (en) * | 1979-09-12 | 1981-04-18 | Toshiba Corp | Semiconductor memory unit |
| JPS5992492A (ja) * | 1982-11-19 | 1984-05-28 | Hitachi Ltd | Ｍｏｓｒａｍ半導体装置 |
| JPS60173793A (ja) * | 1984-02-17 | 1985-09-07 | Fujitsu Ltd | 半導体記憶装置 |
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