JPS6138264B2 - - Google Patents
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- JPS6138264B2 JPS6138264B2 JP3638381A JP3638381A JPS6138264B2 JP S6138264 B2 JPS6138264 B2 JP S6138264B2 JP 3638381 A JP3638381 A JP 3638381A JP 3638381 A JP3638381 A JP 3638381A JP S6138264 B2 JPS6138264 B2 JP S6138264B2
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Landscapes
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- Silicon Compounds (AREA)
- Physical Vapour Deposition (AREA)
- Chemical Vapour Deposition (AREA)
Description
【発明の詳細な説明】
本発明は高融点金属、即ちモリブデン（Mo）、
タングステン（Ｗ）、タンタル（Ta）、チタニウ
ム（Ti）、ニオブ（Nb）等のシリサイド層形成方
法の各改良に関する。
タングステン（Ｗ）、タンタル（Ta）、チタニウ
ム（Ti）、ニオブ（Nb）等のシリサイド層形成方
法の各改良に関する。
LSI、VLSI等高集積度を有する半導体集積回路
装置（IC）に於ては、微小寸法の素子が極めて
高密度に多数形成されるので、配線は極めて狭い
幅に形成せねばならず、又配線長も長くなる。従
つて従来の半導体ICのように、多結晶シリコン
層を配線として用いる構造では、多結晶シリコン
層が30〜60〔Ω／□〕程度の高いシート抵抗を有
するために配線抵抗が増大し、半導体ICの動作
速度が低下するという問題がある。
装置（IC）に於ては、微小寸法の素子が極めて
高密度に多数形成されるので、配線は極めて狭い
幅に形成せねばならず、又配線長も長くなる。従
つて従来の半導体ICのように、多結晶シリコン
層を配線として用いる構造では、多結晶シリコン
層が30〜60〔Ω／□〕程度の高いシート抵抗を有
するために配線抵抗が増大し、半導体ICの動作
速度が低下するという問題がある。
そこで最近は、多結晶シリコンに対して1/10〜
1/20程度の低いシート抵抗が得られるMo、Ｗ、
Ta、Ti、Nb等の高融点金属や、これら高融点金
属のシリサイドが配線材料として用いられはじ
め、中でも耐酸化性、耐薬品性に優れているモリ
ブデン・シリサイド（MoSi2）、タングステン・
シリサイド〔WSi2）、タンタル・シリサイド
（TaSi2）、チタニウム・シリサイド（TiSi2）ニオ
ブ・シリサイド（NbSi2）等の高融点金属シリサ
イドが多く用いられるようになつてきた。
1/20程度の低いシート抵抗が得られるMo、Ｗ、
Ta、Ti、Nb等の高融点金属や、これら高融点金
属のシリサイドが配線材料として用いられはじ
め、中でも耐酸化性、耐薬品性に優れているモリ
ブデン・シリサイド（MoSi2）、タングステン・
シリサイド〔WSi2）、タンタル・シリサイド
（TaSi2）、チタニウム・シリサイド（TiSi2）ニオ
ブ・シリサイド（NbSi2）等の高融点金属シリサ
イドが多く用いられるようになつてきた。
これらの高融点金属シリサイド層の形成方法と
しては、(1)高融点金属シリサイドからなるターゲ
ツトを用いてスパツタリングにより形成する方
法、(2)高融点金属ターゲツト及びシリコン・ター
ゲツトを用いる同時スパツタ、或るいは高融点金
属ソース及びシリコン・ソースを用いる同時蒸着
により形成する方法、(3)多結晶シリコン層上に高
融点金属層を被着して後、アロイングを行つて形
成する方法等があるが、(1)の方法に於ては高純度
のターゲツトが得られないためにシリサイド層の
純度が上らないという欠点があり、又(2)の方法に
於ては高融点金属及びシリコンのスパツタ或いは
蒸着量の制御が困難なために低抵抗のシリサイド
層が得にくいという欠点があつた。
しては、(1)高融点金属シリサイドからなるターゲ
ツトを用いてスパツタリングにより形成する方
法、(2)高融点金属ターゲツト及びシリコン・ター
ゲツトを用いる同時スパツタ、或るいは高融点金
属ソース及びシリコン・ソースを用いる同時蒸着
により形成する方法、(3)多結晶シリコン層上に高
融点金属層を被着して後、アロイングを行つて形
成する方法等があるが、(1)の方法に於ては高純度
のターゲツトが得られないためにシリサイド層の
純度が上らないという欠点があり、又(2)の方法に
於ては高融点金属及びシリコンのスパツタ或いは
蒸着量の制御が困難なために低抵抗のシリサイド
層が得にくいという欠点があつた。
そのため従来は一般に(3)に記した多結晶シリコ
ン層上に高融点金属層を被着して後、両層のアロ
イング層を行つてシリサイド層を形成する方法が
用いられるが、この方法に於ても、アロイングを
行う際の熱処理に於て、高融点金属が雰囲気に対
して極めて活性であるために、多結晶シリコンと
高融点金属の反応が均一に行われにくく、良質な
高融点金属シリサイド層を形成するにはまだ不充
分であるという問題があつた。
ン層上に高融点金属層を被着して後、両層のアロ
イング層を行つてシリサイド層を形成する方法が
用いられるが、この方法に於ても、アロイングを
行う際の熱処理に於て、高融点金属が雰囲気に対
して極めて活性であるために、多結晶シリコンと
高融点金属の反応が均一に行われにくく、良質な
高融点金属シリサイド層を形成するにはまだ不充
分であるという問題があつた。
本発明は上記問題点に鑑み、多結晶シリコンと
高融点金属をアロイングする高融点金属シリサイ
ド層の形成方法に於て、アロイングが均一に且つ
安定して行われ、被処理基体面の全域にわたつて
低抵抗を有する良質なシリサイド層が得られる方
法を提供する。
高融点金属をアロイングする高融点金属シリサイ
ド層の形成方法に於て、アロイングが均一に且つ
安定して行われ、被処理基体面の全域にわたつて
低抵抗を有する良質なシリサイド層が得られる方
法を提供する。
即ち本発明は高融点金属シリサイド層の形成方
法に於て、被処理基板上にノンドープ或るいはり
んドープの第１の多結晶シリコン層を形成し、該
第１の多結晶シリコン層上に高融点金属層を形成
し、該高融点金属層上に第２の多結晶シリコン層
を形成し、熱処理を行つて前記高融点金属層と第
１及び第２の多結晶シリコン層を合金化する工程
を有することを特徴とする。
法に於て、被処理基板上にノンドープ或るいはり
んドープの第１の多結晶シリコン層を形成し、該
第１の多結晶シリコン層上に高融点金属層を形成
し、該高融点金属層上に第２の多結晶シリコン層
を形成し、熱処理を行つて前記高融点金属層と第
１及び第２の多結晶シリコン層を合金化する工程
を有することを特徴とする。
以下本発明を一実施例について第１図乃至第５
図に示す工程断面図を用いて詳細に説明する。
図に示す工程断面図を用いて詳細に説明する。
本発明の方法により、例えばMIS ICに於ける
モリブテン・シリサイド（MoSi2）からなるゲー
ト線を形成するに際しては、第１図に示すように
例えば第１の導電型を有する半導体基板１面に
LOCOS法等を用いてフイールド酸化膜２を形成
し、イオン注入等の方法によりフイールド酸化膜
２の下部にチヤネル・カツト領域３を形成した被
処理半導体基板の、前記フイールド酸化膜２とチ
ヤネル・カツト領域３により分離された半導体基
板１面に、熱酸化等の方法により200〜500〔Å〕
程度のゲート酸化膜４を形成する。次いで第２図
に示すように該被処理基板上に、シリコン・ター
ゲツトを用い10-3〔Torr〕程度の圧力を有する
アルゴン（Ar）中で行われる通常の直流又は高
周波スパツタリング方法等を用いて、例えば3000
〔Å〕程度の厚さの第１の多結晶Si層５を被着
し、次いでモリブデン・ターゲツトを用い前記同
様のスパツタ・リング方法により前記第１の多結
晶Si層５上に例えば1000〜1500〔Å〕程度の厚さ
のモリブデン（Mo）層６を被着せしめ、次いで
再びシリコン・ターゲツトを用いるスパツタ処理
により、前記Mo層６上に例えば500〔Å〕程度の
薄い第２の多結晶Si層７を被着形成する。次いで
フオト・レジスト・パターンをマスクにし、四弗
化炭素（CF4）、二弗化二塩化炭素（CF2Cl2）、四
塩化炭素（CCl4）等をエツチング・ガスとして用
いる反応性スパツタ・エツチング法により、前記
第２の多結晶Si層７、Mo層６及び第１の多結晶
Si層５の選択エツチングを行つて、第３図に示す
ように第１の多結晶Si層５、Mo層６、第２の多
結晶Si層７が順次積層された構造の積層ゲート配
線８を形成し、次いで該被処理基板を窒素
（N2）或るいは真空中に於て900〜1000〔℃〕に所
望の時間加熱し、前記第１、第２の多結晶Si層
５，７とMo層６をアロイング（合金化）せしめ
て、第４図に示すようにMoSi2ゲート配線９を形
成する。なお該アロイング反応が行われる段階に
於て、高温で非常に活性なMo層６の表面は、第
２の多結晶Si層７に覆われているために、処理雰
囲気中に含まれる微量の酸素（O2）と該Mo層６
が反応することが防止され、従つてMo層６と第
１、第２の多結晶Si層５，７とのアロング反応が
基板面全域にわたつて均一に行われる。又酸化雰
囲気での熱処理が加わつた場合に、MoSi2層の酸
化分解を生ぜしめないためには、MoSi2組成を形
成するのに必要な量より多量にSiが存在すること
が好ましく、従つて本実施例に於ては前記第１の
多結晶Si層５は500〔Å〕程度厚めに形成してあ
り、そのため第５図のようにアロイング反応が終
了しMoSi2ゲート配線９が完成した時点で、該配
線の下端に500〔Å〕弱程度の薄い第１の多結晶
Si層１１が残留する。
モリブテン・シリサイド（MoSi2）からなるゲー
ト線を形成するに際しては、第１図に示すように
例えば第１の導電型を有する半導体基板１面に
LOCOS法等を用いてフイールド酸化膜２を形成
し、イオン注入等の方法によりフイールド酸化膜
２の下部にチヤネル・カツト領域３を形成した被
処理半導体基板の、前記フイールド酸化膜２とチ
ヤネル・カツト領域３により分離された半導体基
板１面に、熱酸化等の方法により200〜500〔Å〕
程度のゲート酸化膜４を形成する。次いで第２図
に示すように該被処理基板上に、シリコン・ター
ゲツトを用い10-3〔Torr〕程度の圧力を有する
アルゴン（Ar）中で行われる通常の直流又は高
周波スパツタリング方法等を用いて、例えば3000
〔Å〕程度の厚さの第１の多結晶Si層５を被着
し、次いでモリブデン・ターゲツトを用い前記同
様のスパツタ・リング方法により前記第１の多結
晶Si層５上に例えば1000〜1500〔Å〕程度の厚さ
のモリブデン（Mo）層６を被着せしめ、次いで
再びシリコン・ターゲツトを用いるスパツタ処理
により、前記Mo層６上に例えば500〔Å〕程度の
薄い第２の多結晶Si層７を被着形成する。次いで
フオト・レジスト・パターンをマスクにし、四弗
化炭素（CF4）、二弗化二塩化炭素（CF2Cl2）、四
塩化炭素（CCl4）等をエツチング・ガスとして用
いる反応性スパツタ・エツチング法により、前記
第２の多結晶Si層７、Mo層６及び第１の多結晶
Si層５の選択エツチングを行つて、第３図に示す
ように第１の多結晶Si層５、Mo層６、第２の多
結晶Si層７が順次積層された構造の積層ゲート配
線８を形成し、次いで該被処理基板を窒素
（N2）或るいは真空中に於て900〜1000〔℃〕に所
望の時間加熱し、前記第１、第２の多結晶Si層
５，７とMo層６をアロイング（合金化）せしめ
て、第４図に示すようにMoSi2ゲート配線９を形
成する。なお該アロイング反応が行われる段階に
於て、高温で非常に活性なMo層６の表面は、第
２の多結晶Si層７に覆われているために、処理雰
囲気中に含まれる微量の酸素（O2）と該Mo層６
が反応することが防止され、従つてMo層６と第
１、第２の多結晶Si層５，７とのアロング反応が
基板面全域にわたつて均一に行われる。又酸化雰
囲気での熱処理が加わつた場合に、MoSi2層の酸
化分解を生ぜしめないためには、MoSi2組成を形
成するのに必要な量より多量にSiが存在すること
が好ましく、従つて本実施例に於ては前記第１の
多結晶Si層５は500〔Å〕程度厚めに形成してあ
り、そのため第５図のようにアロイング反応が終
了しMoSi2ゲート配線９が完成した時点で、該配
線の下端に500〔Å〕弱程度の薄い第１の多結晶
Si層１１が残留する。
次いで第５図に示すように、通常のMSI ICの
製造法に従つてMoSi2ゲート配線をマスクとして
イオン注入等の方法により第２導電型を有するソ
ース・ドレイン領域１０ａ，１０ｂを形成し、次
いで図示しないが該基板上に絶縁膜、上層配線等
の形成がなされて、MIS ICが提供される。
製造法に従つてMoSi2ゲート配線をマスクとして
イオン注入等の方法により第２導電型を有するソ
ース・ドレイン領域１０ａ，１０ｂを形成し、次
いで図示しないが該基板上に絶縁膜、上層配線等
の形成がなされて、MIS ICが提供される。
上記実施例に於ては、第１の多結晶Si層をノン
ドープのSi層により形成したが、該第１の多結晶
Si層をフオスフイン（PH3）を含んだAr中に於け
るスパツタリング法によつてりんドープのN+型
多結晶Si層として形成せしめれば、アロイングが
より均一に行われ、且つMoSi2配線の下層に介在
する多結晶Si層に電導性が附与されるので、配線
の浮遊容量が減少し、半導体ICの性能を向上せ
しめるうえで更に有利である。
ドープのSi層により形成したが、該第１の多結晶
Si層をフオスフイン（PH3）を含んだAr中に於け
るスパツタリング法によつてりんドープのN+型
多結晶Si層として形成せしめれば、アロイングが
より均一に行われ、且つMoSi2配線の下層に介在
する多結晶Si層に電導性が附与されるので、配線
の浮遊容量が減少し、半導体ICの性能を向上せ
しめるうえで更に有利である。
なお上記実施例のように、第１の多結晶Si層、
Mo層、第２の多結晶Si層を総てスパツタリング
法で形成する場合には、同一スパツタリング装置
を用いて連続形成が可能である。
Mo層、第２の多結晶Si層を総てスパツタリング
法で形成する場合には、同一スパツタリング装置
を用いて連続形成が可能である。
以上の実施例においては、第１、第２の多結晶
Si層及び高融点金属即ちMo層をスパツタリング
法により形成したが、これらの層が蒸着法は勿論
のこと、化学気相成長法によつても形成し得るこ
とは公知の事実である。
Si層及び高融点金属即ちMo層をスパツタリング
法により形成したが、これらの層が蒸着法は勿論
のこと、化学気相成長法によつても形成し得るこ
とは公知の事実である。
化学気相成長法による多結晶Si層及びMo層の
形成条件の一例を示すと下記の通りである。
形成条件の一例を示すと下記の通りである。
反応ガス及び流量
モノシラン（SiH4） 40〔SCCM〕
フオスフイン（PH3） ５〜６〔SCCM〕
圧 力 0.2〜0.3〔Torr〕
成長温度 625〔℃〕
〔Mo層〕
反応ガス及び流量
６弗化タングステン（MoF6） 100〔SCCM〕
水 素 ２〔SLM〕
圧 力 0.3〜0.5〔Torr〕
成長温度 300〜350〔℃〕
〔ノンドープの多結晶Si層〕
反応ガス及び流量
モノシラン（SiH4） 40〔SCCM〕
圧 力 0.2〜0.3〔Torr〕
成長温度 625〔℃〕
なお本発明の実施にあたつて、これら気相成長
層の厚さ及びその厚さ比率は、前記実施例と同様
でよく、またアロイ条件も、全く同様でよい。
層の厚さ及びその厚さ比率は、前記実施例と同様
でよく、またアロイ条件も、全く同様でよい。
以上の実施例においては本発明の方法をMoSi2
層形成の例について述べたが、本発明の高融点金
属シリサイド層形成方法は、タングステンシリサ
イド（WSi2）タンタルシリサイド（TaSi2）、チタ
ニウムシリサイド（TiSi2）、ニオブシリサイド
（NbSi2）等前記MoSi2以外の高融点金属シリサイ
ド層の形状にも適用されることは勿論である。
層形成の例について述べたが、本発明の高融点金
属シリサイド層形成方法は、タングステンシリサ
イド（WSi2）タンタルシリサイド（TaSi2）、チタ
ニウムシリサイド（TiSi2）、ニオブシリサイド
（NbSi2）等前記MoSi2以外の高融点金属シリサイ
ド層の形状にも適用されることは勿論である。
また上記実施例においては、本発明の方法を
MISICの高融点金属シリサイド配線の形成に適用
する場合について説明したが、本発明の方法は上
記ゲート配線に限らずMISIC、バイポーラICに
おいて絶縁膜上に配設される各種の高融点金属シ
リサイド配線の形成にも適用し得る。
MISICの高融点金属シリサイド配線の形成に適用
する場合について説明したが、本発明の方法は上
記ゲート配線に限らずMISIC、バイポーラICに
おいて絶縁膜上に配設される各種の高融点金属シ
リサイド配線の形成にも適用し得る。
以上説明したように本発明によれば低抵抗を有
する高融点金属シリサイド配線を、作業性良くし
かも安定した状態で、被処理基板面全域にわたつ
て均一に形成することとができる。従つて本発明
はLSI、VLSI等の高集積度半導体ICの性能及び
製造歩留まりの向上に対して極めて有効である。
する高融点金属シリサイド配線を、作業性良くし
かも安定した状態で、被処理基板面全域にわたつ
て均一に形成することとができる。従つて本発明
はLSI、VLSI等の高集積度半導体ICの性能及び
製造歩留まりの向上に対して極めて有効である。
第１図乃至第５図は本発明の一実施例に於ける
工程断面図である。 図に於いて、１は半導体基板、２はフイールド
酸化膜、３はチヤネル・カツト領域、４はゲート
酸化膜、５は第１の多結晶シリコン層、６はモリ
ブデン層、７は薄い第２の多結晶シリコン層、８
は積層ゲート配線、９はモリブデン・シリサイ
ド・ゲート配線、１１は薄い第１の多結晶シリコ
ン層を示す。
工程断面図である。 図に於いて、１は半導体基板、２はフイールド
酸化膜、３はチヤネル・カツト領域、４はゲート
酸化膜、５は第１の多結晶シリコン層、６はモリ
ブデン層、７は薄い第２の多結晶シリコン層、８
は積層ゲート配線、９はモリブデン・シリサイ
ド・ゲート配線、１１は薄い第１の多結晶シリコ
ン層を示す。
Claims (1)
- 【特許請求の範囲】 １ 被処理基体上に第１の多結晶シリコン層を形
成し、該第１の多結晶シリコン層上に高融点金属
層を形成し、該高融点金属層上に第２の多結晶シ
リコン層を形成し、熱処理を行つて前記高融点金
属層と第１及び第２の多結晶シリコン層を合金化
する工程を有することを特徴とする高融点金属シ
リサイド層の形成方法。 ２ 上記第１の多結晶シリコン層がりんドープの
多結晶シリコン層からなることを特徴とする特許
請求の範囲第１項記載の高融点金属シリサイド層
の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3638381A JPS57170814A (en) | 1981-03-13 | 1981-03-13 | Formation of metallic silicide layer with high melting point |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3638381A JPS57170814A (en) | 1981-03-13 | 1981-03-13 | Formation of metallic silicide layer with high melting point |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57170814A JPS57170814A (en) | 1982-10-21 |
| JPS6138264B2 true JPS6138264B2 (ja) | 1986-08-28 |
Family
ID=12468316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3638381A Granted JPS57170814A (en) | 1981-03-13 | 1981-03-13 | Formation of metallic silicide layer with high melting point |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57170814A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5993871A (ja) * | 1982-11-16 | 1984-05-30 | Matsushita Electronics Corp | 高融点金属シリサイド膜の形成方法 |
| JPH02224225A (ja) * | 1988-11-28 | 1990-09-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2706182B2 (ja) * | 1991-03-19 | 1998-01-28 | 三洋電機株式会社 | シリサイド膜の製造方法 |
-
1981
- 1981-03-13 JP JP3638381A patent/JPS57170814A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57170814A (en) | 1982-10-21 |
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